2005年7月
修订版0.2
3.3V 1 ： 8 LVCMOS PLL时钟发生器
特点
1：8的PLL基于低电压时钟发生器
支持零延迟操作
3.3V电源
产生时钟信号高达125MHz
保证PLL锁定为145MHz ，输出
频率= 36.25MHz
150 ps的最大输出偏移
差分LVPECL参考时钟输入
外部PLL反馈
可驱动多达16个时钟线
32引脚LQFP & TQFP封装
环境温度范围0 ° C至+ 70°C
针
和
功能
兼容
to
该
ASM5I9653A
在任4倍或参考时钟频率的8倍运行。
该ASM5I9653A是保证在低功率PLL锁定
在高频率范围模式（ VCO_SEL = 0）下，以
PLL = 145 MHz或FREF = 36.25MHz 。
该ASM5I9653A具有差分LVPECL参考
输入长与外部反馈输入。该装置是
非常适合用作零延迟，低偏移扇出缓冲器。该
设备性能已被调整和优化为零
延迟的性能。该PLL_EN和旁路控制
选择用于测试和诊断PLL旁路配置。
在这种结构中，所选择的输入参考时钟是
绕过PLL和路由到输出分频器
或直接到输出。该PLL旁路配置
是
十分
STATIC
和
该
最低
时钟
频率
说明书和所有其它的PLL的特性并不适用。
该输出可以被禁用（高阻态）和
通过置的MR / OE引脚器件复位。主张MR / OE
也使PLL松锁由于缺少反馈
在FB_IN信号的存在。拉高MR / OE将使
的输出，并关闭锁相环，使
PLL来恢复到正常操作状态。该ASM5I9653A是
完全兼容3.3V ，无需外部环路滤波器
组件。输入（ PCLK除外）接受LVCMOS
除了信号同时输出提供LVCMOS
兼容水平与能力，以驱动端接
50Ω的传输线。串联端接传输
线，每条的ASM5I9653A输出能够驱动一个或
两条曲线给设备以1:16的有效扇出。
该装置被装在一个7×7平方毫米32引脚LQFP &
TQFP封装。
MPC953 ， MPC9653A和MPC9653
功能说明
该ASM5I9653A采用PLL技术，频率锁定
其输出到输入参考时钟。正常工作
该ASM5I9653A的需要Q FB个的连接
输出到反馈输入，关闭PLL反馈路径
（外部反馈） 。随着锁定PLL ，输出
频率等于所述装置的基准频率
和VCO_SEL选择25的工作频率范围
到的62.5MHz或50 125MHz的。两个可用后PLL
通过VCO_SEL选择分频器（分频或4分频8）
与参考时钟频率确定VCO的
频率。两者必须被选择，以匹配VCO
频率范围。该ASM5I9653A的内部VCO是
半导体联盟
2575 ，奥古斯丁驱动器
加利福尼亚州圣克拉拉
联系电话： 408.855.4900
传真： 408.855.4999
www.alsc.com
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修订版0.2
框图
ASM5I9653A
图1. ASM5I9653A逻辑图
引脚配置
ASM5I9653A
图2. ASM5I9653A 32引脚封装引脚
（ TOP VIEW ）
3.3V 1 ： 8 LVCMOS PLL时钟发生器
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表1 ：引脚配置
针＃
8,9
2
32
31
30
10
26,24,22,20,18,16,14,12
28
7,13,17,21,25,29
1
ASM5I9653A
引脚名称
PCLK ，
PCLK
FB_IN
VCO_SEL
绕行
PLL_EN
MR / OE
Q0-7
QFB
GND
VCC_PLL
I / O
输入
输入
输入
输入
输入
输入
产量
产量
供应
供应
TYPE
LVPECL
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
地
VCC
功能
PECL的基准时钟信号
PLL反馈信号输入，连接到QFB
工作频率范围选择
PLL输出分频旁路选择
PLL使能/禁止
输出启用/禁用（高阻态三态）和
器件复位
时钟输出
时钟输出PLL反馈，连接到FB_IN
负电源（ GND ）
PLL电源正极（模拟电源） 。这是
推荐使用外部RC滤波器的模拟
电源引脚VCC_PLL 。请参阅应用
一节
正电源的I / O和内核。所有的VCC引脚必须
被连接到正确的正电源
手术
无连接
11,15,19,23,27
3,4,5,6
VCC
NC
供应
-
VCC
-
表2 ：功能表
控制
PLL_EN
默认
1
0
与PLL测试模式旁路。参考
时钟（PCLK ）代替内部VCO
输出。 ASM5I9653A是完全静态的，没有
最小频率限制适用。所有相关的PLL
AC特点是不适用的。
与PLL和输出分频器测试模式
绕过。参考时钟（PCLK ）是直接
路由至输出。 ASM5I9653A是完全静态的
没有最小频率限制适用。所有PLL
相关的交流特性是不适用的。
VCO ÷ 1 （高频率范围） 。
FREF = fQ0-7 = 4 。 FVCO
1
选择的VCO输出
1
绕行
1
选择输出分频器。
VCO_SEL
1
VCO ÷ 2 （低输出范围） 。
FREF = fQ0-7 = 8 。 FVCO
输出禁用（高阻态），并
重置设备。在复位PLL
反馈回路是开放的。该VCO是依赖于它的
最低频率。复位的长度
脉冲应大于一个参考
时钟周期（ PCLK ） 。
MR / OE
0
输出启用（激活）
注： 1的PLL操作需要BYPASS = 1和PLL_EN = 1 。
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表3 ：一般规格
符号
VTT
MM
HBM
LU
CPD
CIN
ASM5I9653A
特征
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
闭锁抗扰度
功率耗散电容
输入电容
民
200
2000
200
典型值
VCC÷2
最大
单位
V
V
V
mA
条件
10
4.0
pF
pF
每路输出
输入
表4 ：绝对最大额定值
1
符号
VCC
VIN
VOUT
IIN
IOUT
TS
特征
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
民
-0.3
-0.3
-0.3
最大
3.9
VCC+0.3
VCC+0.3
±20
±50
单位
V
V
V
mA
mA
°C
条件
-65
125
表5 ：直流特性
（ VCC = 3.3V ± 5 ％ ， TA = 0 ° C至70 ° C）
符号
VIH
VIL
VPP
VCMR
2
VOH
VOL
ZOUT
IIN
ICC_PLL
ICCQ
5
特征
输入高电压
输入低电压
峰 - 峰值输入电压
共模范围
输出高电压
输出低电压
输出阻抗
输入电流
4
民
2.0
（ PCLK ）
（ PCLK ）
300
1.0
2.4
典型值
最大
VCC +0.3
0.8
VCC-0.6
0.55
0.30
单位
V
V
mV
V
V
VV
A
mA
mA
条件
LVCMOS
LVCMOS
LVPECL
LVPECL
IOH = -24毫安
3
IOL=24mA
IOL=12mA
VIN = VCC或
GND
VCC_PLL引脚
所有的VCC引脚
14 -17
±200
10
15
15
最大PLL电源电流
最大静态电源电流
绝对最大额定值连续超出其可能会损坏设备的最大值。暴露于这些
条件或条件以外的指示可能器件的可靠性产生不利影响。在绝对最大额定值的功能操作
条件是不是暗示。
2
VCMR （直流）的差动输入信号的交叉点。当交叉点是VCMR内获得功能性操作
范围和输入摆动在于将VPP （DC）的规范内。
3
该ASM3P9653A能驱动50Ω传输线对这一事件边缘。每路输出驱动一个50
并行端接
传输线V的终止电压
TT
。或者，装置可驱动多达2 50
串联端接的传输线。该
ASM3P9653A满足VOH和VOL规范ASM3P953的（ VOH > VCC - 0.6V的IOH = -20mA和VOL > 0.6V时IOL = 20mA）的。
4
输入有下拉或影响输入电流上拉电阻。
5
OE / MR = 1 （高阻态输出） 。
1
3.3V 1 ： 8 LVCMOS PLL时钟发生器
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ASM5I9653A
表6 ： AC特性
（ VCC = 3.3V ± 5 ％ ， TA = 0 ° C至70 ° C）
6
符号
FREF
FVCO
fVCOlock
FMAX
VPP
VCMR
t()
tPD的
TSK （ O）
TSK （ PP）
DC
TR ， TF
tPLZ ， HZ
tPZL ， LZ
tjit （ CC）
tjit （全）
tjit （ θ ）
BW
TLOCK
13
特征
输入参考频率
PLL模式，外部反馈
÷ 4反馈
8
÷ 8反馈
7
民
50
25
9
典型值
最大
125
62.5
200
500
500
125
62.5
1000
VCC-0.75
125
3.3
7.0
150
1.5
55
1.0
7.0
6.0
100
100
25
单位
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
mV
V
nS
pS
nS
nS
pS
nS
%
nS
nS
nS
pS
pS
pS
兆赫
条件
PLL锁定
PLL锁定
输入参考频率的PLL旁路模式
VCO工作频率范围
10
,
11
VCO锁定频率范围
12
输出频率
峰 - 峰值输入电压
共模范围
输入指令脉冲宽度
14
8
0
200
145
50
25
450
1.2
2
-75
1.2
3.0
÷ 4反馈
÷ 8反馈
9
PCLK
PCLK
PLL锁定
PLL锁定
LVPECL
LEPVCL
PLL锁定
为tPW ， MIN
传播延迟（静态相位偏移）
15
PCLK到FB_IN
传播延迟
PLL和分频器旁路（ BYPASS = 0 ） ， PCLK到Q0-7
锁相环禁用（ BYPASS = 1和PLL_EN = 0）， PCLK到Q0-7
输出至输出扭曲
16
设备到设备倾斜的PLL和分频器绕道
17
输出占空比
输出上升/下降时间
输出禁止时间
输出使能时间
周期到周期抖动
周期抖动
18
I / O的相位抖动
RMS （ 1
σ)
PLL的闭环带宽
19
PLL模式，外部反馈
最大PLL锁定时间
BYPASS=0
PLL锁定
0.55 2.4V
45
0.1
50
÷ 4反馈
8
÷ 8反馈
9
0.8-4
0.5 -1.3
10
mS
6
7
AC特点，适用于50Ω至VTT并行输出端接。
÷ 4 PLL反馈（高频范围）需要VCO_SEL = 0 ， PLL_EN = 1 ， BYPASS = 1和MR / OE = 0 。
8
÷ 8 PLL反馈（低频范围）需要VCO_SEL = 1 ， PLL_EN = 1 ， BYPASS = 1和MR / OE = 0 。
9
在旁路模式中， ASM3P9653A将输入的基准时钟。
10
FREF = FVCO ÷ FB ：输入频率fref必须VCO频率范围内的反馈分压比FB划分相匹配。
11
FVCO就是AC参数都保证频率范围。
12
fVCOlock是频率范围的PLL保证锁定， AC参数只有保证在FVCO 。
13
VCMR （AC）的差分输入信号的交叉点。当交叉点是VCMR内获得正常交流操作
14
范围和输入摆动在于将VPP （AC）的规范内。 VCMR的冲突或VPP影响静态相位偏移吨（
).
计算的基准占空比范围： DCREF ， MIN =为tPW ， MIN 。 FREF 。 100 ％和DCREF ， MAX = 100 ％ - DCREF ， MIN 。例如在
FREF = 100兆赫的输入占空比范围是20％ <直流< 80％。
有效FREF = 50 MHz和FB = ÷ 8 （ VCO_SEL = 1 ） 。对于其他的参考频率： T（
） [PS ] = 50 ps的± （ 1 ÷ （ 120 FREF ） ） 。
对于部分对部分偏移计算PLL的零延迟模式参见应用部分。
17
对于特定的温度和电压，包括输出偏斜。
18
I / O的相位抖动为参考频率相关。详情请参见应用部分。
19
-3 dB点的PLL传输特性。
15
16
3.3V 1 ： 8 LVCMOS PLL时钟发生器
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5 13
QQ：2880707522 复制
