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2005年7月
修订版0.2
低压零延迟缓冲器
特点
完全集成的PLL
高达200MHz的I / O频率
LVCMOS输出
输出禁用高阻抗
LVCMOS的参考时钟选项
LQFP和TQFP封装
± 50ps的周期间抖动
150ps的输出歪斜
ASM5I961C
参考时钟而ASM5I961P提供LVPECL
参考时钟。
在高拉OE引脚将迫使所有的输出
( Q FB个除外)成为高阻抗状态。由于OE
针不影响QFB输出,下游钟表
可以在没有内部PLL失锁被禁用。
该ASM5I961C完全2.5V或3.3V兼容,
无需外部环路滤波器元件。所有的控制
输入接受LVCMOS兼容级别和输出
能够提供低阻抗LVCMOS输出
驱动终止50Ω传输线。对于系列
终止线ASM5I961C可驱动每两行
输出给设备1:36的有效的扇出。该
器件封装在一个32引脚LQFP和TQFP
包。
输入
功能说明
该ASM5I961C是2.5V或3.3V兼容, 1:18 PLL
基于零延迟缓冲器。凭借高达的输出频率
为200MHz , 150PS的输出歪斜的设备满足
最苛刻的时钟树的应用需求。
ASM5I961
is
提供
不同
配置。该ASM5I961C提供LVCMOS
框图
Q0
CCLK
50K
FB_IN
50K
F_RANGE
50K
Q14
Q15
Q16
OE
50K
图1. ASM5I961C逻辑图
PLL
REF
100-200兆赫
FB
50-100兆赫
Q1
0
1
Q2
Q3
QFB
半导体联盟
2575奥古斯丁驱动器
加利福尼亚州圣克拉拉
联系电话: 408.855.4900
传真: 408.855.4999
www.alsc.com
注意:本文档中的信息如有更改,恕不另行通知。
2005年7月
修订版0.2
引脚配置
GND
VCC
Q10
Q11
Q6
Q7
Q8
Q9
ASM5I961C
24 23 22 21 20 19 18 17
Q5
Q4
Q3
GND
Q2
Q1
Q0
VCC
25
26
27
28
29
30
31
32
1
2
3
4
5
6
7
8
16
15
14
VCC
Q12
Q13
Q14
GND
Q15
Q16
QFB
ASM5I961C
13
12
11
10
9
F_RANGE
VCCA
CCLK
OE
FB_IN
GND
NC
图2. ASM5I961C 32引脚封装引脚
( TOP VIEW )
表1 :引脚配置
针#
2
7
4
引脚名称
CCLK
FB_IN
F_RANGE
OE
Q0 - Q16
QFB
GND
I / O
输入
输入
输入
输入
产量
产量
供应
TYPE
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VCC
功能
PLL参考时钟信号
PLL反馈信号输入,连接到
QFB输出
PLL频率范围选择
输出使能/禁用
时钟输出
PLL反馈信号输出,连接到
FB_IN
负电源
PLL电源正极(模拟电源
供给) 。该ASM5I961C需要
外部RC滤波器的模拟电源
电源引脚V
CCA
。请参阅应用
一节。
对于I / O和内核电源正极
没有连接
6
31,30,29,27,26,25,23,22,21,
19,18,17,15,14,13,11,10
9
1,12,20,28
5
VCCA
供应
VCC
8,16,24,32
3
VCC
NC
供应
VCC
低压零延迟缓冲器
注意:本文档中的信息如有更改,恕不另行通知。
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2005年7月
修订版0.2
表2 :功能表
控制
F_RANGE
OE
默认
0
0
0
PLL的高频率范围。 ASM5I961C输入
参考和输出时钟频率范围是
100 - 200MHz的
输出启用
ASM5I961C
1
PLL的低频率范围。 ASM5I961C输入
参考和输出时钟频率范围是
50 - 100MHz的
输出禁用(高阻态)
表3 :绝对最大额定值
1
符号
V
CC
V
IN
V
OUT
I
IN
I
OUT
T
S
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
存储温度范围
–40
参数
–0.3
–0.3
–0.3
最大
3.6
V
CC
+ 0.3
V
CC
+ 0.3
±20
±50
125
单位
V
V
V
mA
mA
°C
注: 1 ,这些仅仅是极限,不意味着对功能用途。暴露在绝对最大额定值为长时间可能会影响
器件的可靠性。
表4 :直流特性
(V
CC
= 3.3V ±5% ,T
A
= -40 ° C至+ 85°C )
符号
V
IH
V
IL
V
OH
V
OL
Z
OUT
I
IN
C
IN
C
PD
I
CCA
I
CC
V
TT
特征
输入高电压
输入低电压
输出高电压
输出低电压
输出阻抗
输入电流
输入电容
功率耗散电容
最大PLL电源电流
最大静态电源电流
输出端接电压
4.0
8.0
2.0
V
CC
÷2
10
5.0
待定
14
2.0
–0.3
2.4
0.55
20
±120
典型值
最大
VCC + 0.3
0.8
单位
V
V
V
V
A
pF
pF
mA
mA
V
每路输出
V
CCA
所有V
CC
引脚
条件
LVCMOS
LVCMOS
I
OH
= -20mA
1
I
OL
= 20mA下
1
注:1。 ASM5I961C可驱动50Ω的
在入射边的传输线。每路输出驱动器1 50Ω
并行端接的传输线,以
V的终止电压
TT
。可选地,所述装置可驱动多达2 50Ω
串联端接的传输线。
低压零延迟缓冲器
注意:本文档中的信息如有更改,恕不另行通知。
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2005年7月
修订版0.2
表5 : AC特性
(V
CC
= 3.3V ±5% ,T
A
= -40°C至+ 85°C )
1
符号
f
REF
f
最大
f
refDC
t
r
, t
f
t
(
)
t
SK ( O)
DC
O
t
r
, t
f
t
PLZ
,
HZ
t
PZL , LZ
t
JIT ( CC )
t
JIT ( PER )
t
JIT (
)
t
LOCK
特征
输入频率
最大输出
频率
F_RANGE = 0
F_RANGE = 1
F_RANGE = 0
F_RANGE = 1
100
50
100
50
25
典型值
最大
200
100
200
100
75
3.0
–80
90
F_RANGE = 0
F_RANGE = 1
42
45
0.1
50
50
120
150
55
55
1.0
10
10
RMS ( 1σ )
RMS ( 1σ )
3
ASM5I961C
单位
兆赫
兆赫
%
nS
pS
pS
%
nS
nS
nS
pS
pS
nS
mS
条件
参考输入占空比
TCLK输入上升/下降时间
传播延迟
(静态相位偏移)
输出至输出扭曲
2
输出占空比
输出上升/下降时间
输出禁止时间
输出使能时间
周期到周期抖动
周期抖动
CCLK到FB_IN
0.8 2.0V
PLL锁定
0.55 2.4V
15
7.0
10
15
10
I / O的相位抖动
RMS ( 1σ )
最大PLL锁定时间
注:1, AC特点,适用于50Ω到V并行输出端接
TT
.
2.部分,以部分偏移的计算参见应用部分
3.除1σ信心等因素计算参见应用部分
低压零延迟缓冲器
注意:本文档中的信息如有更改,恕不另行通知。
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2005年7月
修订版0.2
表6 :直流特性
(V
CC
= 2.5V ±5% ,T
A
= -40° 85 ℃)下
符号
V
IH
V
IL
V
OH
V
OL
Z
OUT
I
IN
C
IN
C
PD
I
CCA
I
CC
V
TT
特征
输入高电压
输入低电压
输出高电压
输出低电压
输出阻抗
输入电流
输入电容
功率耗散电容
最大PLL电源电流
最大静态电源电流
输出端接电压
4.0
8.0
2.0
V
CC
÷2
10
5.0
待定
18
1.7
–0.3
1.8
0.6
26
±120
典型值
最大
VCC + 0.3
0.7
单位
V
V
V
V
mA
pF
pF
mA
mA
V
ASM5I961C
条件
LVCMOS
LVCMOS
I
OH
= -15mA
1
I
OL
= 15毫安
1
每路输出
V
CCA
所有V
CC
引脚
注:1。 ASM5I961C能驱动50Ω的
在入射边的传输线。每路输出驱动器1 50Ω
并行端接的传输线,以
V的终止电压
TT
。可选地,所述装置可驱动多达2 50Ω
串联端接的传输线。
表7 :交流特性
(V
CC
= 2.5V ±5% ,T
A
= -40°C至+ 85°C )
1
符号
f
REF
f
最大
f
refDC
t
r
, t
f
t
(
)
t
SK ( O)
DC
O
t
r
, t
f
t
PLZ , HZ
t
PZL , LZ
t
JIT ( CC )
t
JIT ( PER )
t
JIT (
)
t
LOCK
特征
输入频率
最大输出
频率
F_RANGE = 0
F_RANGE = 1
F_RANGE = 0
F_RANGE = 1
100
50
100
50
25
典型值
最大
200
100
200
100
75
3.0
–80
90
F_RANGE = 0
F_RANGE = 1
40
45
0.1
50
50
120
150
60
55
1.0
10
10
RMS ( 1σ )
3
RMS ( 1σ )
7.0
15
10
15
10
单位
兆赫
兆赫
%
nS
pS
pS
%
nS
nS
nS
pS
pS
nS
mS
0.6 1.8V
0.7 1.7V
PLL锁定
条件
参考输入占空比
TCLK输入上升/下降时间
传播延迟
(静态相位偏移)
输出至输出扭曲
2
输出占空比
输出上升/下降时间
输出禁止时间
输出使能时间
周期到周期抖动
周期抖动
CCLK到FB_IN
I / O的相位抖动
RMS ( 1σ )
最大PLL锁定时间
注: 1 AC特点,适用于50Ω到V并行输出端接
TT
.
2部分,以部分偏移的计算参见应用部分
3比1σ信心等因素计算参见应用部分
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