2005年7月
修订版0.2
2.5V或3.3V ， 200 MHz时， 9路输出零延迟缓冲器
特点
输出频率范围： 25 MHz至200 MHz的
输入频率范围： 25 MHz至200 MHz的
2.5V或3.3V操作
拆分2.5V / 3.3V输出
±2.5 ％最大输出占空比变化
九时钟输出：驱动多达18时钟线
两个参考时钟输入： LVPECL或LVCMOS
150 ps的最大输出输出扭曲
锁相环（PLL）的旁路模式
“ SpreadTrak ”
输出使能/禁用
引脚兼容， MPC9351和CY29351 。
工业温度范围： -40 ° C至+ 85°C
32引脚TQFP 1.0毫米& LQFP封装。
ASM5I9351
该ASM5I9351功能LVPECL和LVCMOS的参考
时钟输入，并提供了9个输出4个银行分区
1 ， 1 ，2和5的输出。银行A除以VCO输出
2或4 ，而其他银行的4分或每SEL 8 （A ： D）
设置，请参阅Table.2 。这些分频器，允许输出输入
1 ， 2 ： 1 ， 1： 1,1： 2和1： 4的比例4 。每个LVCMOS
兼容输出可驱动50Ω串联或并联
端接的传输线。串联端接
输电线路，每路输出可驱动一个或两个痕迹
给该装置的1点18的有效的扇出。
该PLL可以确保稳定的考虑到VCO配置
至200兆赫至500兆赫运行。这允许一个宽
范围为25兆赫到200兆赫的输出频率。为
正常操作时，外部反馈输入， FB_IN ，是
连接到输出端中的一个。内部VCO是
在输入的参考时钟通过设置倍数运行
反馈分压器，请参阅表1 。
当PLL_EN为低时， PLL被旁路和参考
功能说明
该ASM5I9351是低
电压高性能
时钟直接提供输出分频器。这个模式是完全
静态和最小输入时钟频率指定
不适用。
200MHz的基于PLL的设计用于高零延迟缓冲器
高速时钟分配的应用程序。
半导体联盟
2575 ，奥古斯丁驱动器
加利福尼亚州圣克拉拉
联系电话： 408.855.4900
传真： 408.855.4999
www.alsc.com
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2005年7月
修订版0.2
框图
拉美经济体系
PLL_EN
REF_SEL
TCLK
PECL_CLK
ASM5I9351
相
探测器
VCO
200-500MHz
LPF
+2/
+4
QA
FB_IN
+4/
+8
QB
QC0
QC1
QD0
QD1
QD2
QD3
QD4
SELB
+4/
+8
SELC
+4/
+8
OE ＃
SELD
REF_SEL
VDDQB
TCLK
引脚配置
PLL_EN
VSS
QA
32 31 30 29 28 27 26 25
AVDD
FB_IN
拉美经济体系
SELB
SELC
SELD
AVSS
PECL_CLK
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
24
23
22
QC0
VDDQC
QC1
VSS
QD0
VDDQD
QD1
VSS
ASM5I9351
VSS
21
20
19
18
17
QD2
VDD
PECL_CLK ＃
2.5V或3.3V ， 200 MHz时， 9路输出零延迟缓冲器
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VDDQD
VSS
OE ＃
QD4
QD3
QB
2 13
2005年7月
修订版0.2
引脚配置
1
针＃
引脚名称
8
9
30
28
26
22, 24
12, 14, 16, 18,
20
2
10
31
32
3, 4, 5, 6
27
23
15, 19
1
11
7
13, 17, 21, 25,
29
PECL_CLK
PECL_CLK ＃
TCLK
QA
QB
QC （1： 0）
量子点（4 ：0）
FB_IN
OE ＃
PLL_EN
REF_SEL
SEL （ A：D ）
VDDQB
VDDQC
VDDQD
AVDD
VDD
AVSS
VSS
ASM5I9351
I / O
我， PU
我， PU / PD
我， PD
O
O
O
O
我， PD
我， PD
我， PU
我， PD
我， PD
供应
供应
供应
供应
供应
供应
供应
TYPE
类似物
类似物
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VDD
VDD
VDD
VDD
VDD
地
地
描述
LVPECL参考时钟输入。
LVPECL参考时钟输入。
弱上拉至VDD / 2 。
LVCMOS / LVTTL参考时钟输入
时钟输出A银行
时钟输出组B
时钟输出C银行
时钟输出组D
反馈时钟输入。
连接到用于正常的输出
操作。该输入应该在相同的电压轨作为
输入参考时钟。看
表1中。
输出使能/禁止输入。
SEE
表2中。
PLL使能/禁止输入。
SEE
表2中。
参考选择输入。
SEE
表2中。
频率选择输入，银行（ A：D ） 。
SEE
表2中。
2.5V或3.3V电源对银行B输出时钟
2,3
2.5V或3.3V电源对银行C的输出时钟
2,3
2.5V或3.3V的电源组D输出时钟
2,3
2.5V或3.3V的电源PLL
2,3
2.5V或3.3V电源为核心，输入， A银行
输出时钟
2,3
模拟地
共同点
注： 1 PU =内部上拉， PD =内部上拉下来。
2.一个0.1μF的旁路电容应尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚
其高频滤波特性将通过迹线的引线电感被取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQB ， VDDQC的更高， VDDQD输出
电源引脚。
2.5V或3.3V ， 200 MHz时， 9路输出零延迟缓冲器
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2005年7月
修订版0.2
表1 ：频率表
反馈输出
分频器
÷2
÷4
÷8
ASM5I9351
VCO
输入时钟* 2
输入时钟* 4
输入时钟* 8
输入频率范围
（ AVDD = 3.3V ）
100兆赫到200兆赫
50兆赫至125兆赫
25 MHz至62.5 MHz的
输入频率范围
（ AVDD = 2.5V ）
100MHz到190MHz
50MHz至95MHz
25 MHz至47.5MHz
表2 ：功能表
控制
REF_SEL
PLL_EN
OE ＃
拉美经济体系
SELB
SELC
SELD
默认
0
1
0
0
0
0
0
0
PCLK
旁路模式下， PLL禁用。该
输入时钟连接到输出
分频器
输出启用
÷ 2 （ A银行）
÷ 4 （ B组）
÷ 4 （ C银行）
÷ 4 （组D ）
1
TCLK
使能PLL 。 VCO的输出连接到
输出分频器
输出禁用（三态） ，压控振荡器运行
在其最低频率
÷ 4 （ A银行）
÷ 8 （ B组）
÷ 8 （ C银行）
÷ 8 （银行D）
绝对最大额定值
参数
V
DD
V
DD
V
IN
V
OUT
V
TT
LU
R
PS
T
S
T
A
T
J
JC
JA
ESD
H
FIT
描述
直流电源电压
直流工作电压
直流输入电压
直流输出电压
输出端接电压
闭锁抗扰度
电源的纹波
温度，贮藏
温度，工作环境
温度，结
耗散，结到外壳
耗散，结到环境
ESD保护（人体模型）
故障时间
条件
实用
相对于V
SS
相对于V
SS
实用
纹波频率< 100千赫
非官能
实用
实用
实用
实用
民
–0.3
2.375
–0.3
–0.3
200
最大
5.5
3.465
V
DD
+ 0.3
V
DD
+ 0.3
V
DD
÷2
150
单位
V
V
V
V
V
mA
MVP -P
°C
°C
°C
° C / W
° C / W
伏
PPM
–65
–40
42
105
2000
10
+150
+85
+150
生产测试
注意：这些仅仅是极限参数和功能操作不暗示。暴露在绝对最大额定值长时间会影响器件的
可靠性。
2.5V或3.3V ， 200 MHz时， 9路输出零延迟缓冲器
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2005年7月
修订版0.2
DC电气规格
(V
DD
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C ）
参数
V
IL
V
IH
V
PP
V
CMR
V
OL
V
OH
I
IL
I
IH
I
DDA
I
DDQ
I
DD
C
IN
Z
OUT
ASM5I9351
描述
输入电压，低
输入电压，高
峰峰值输入电压
共模范围
输出电压，低
2
输出电压，高
2
输入电流，低
3
3
1
条件
LVCMOS
LVCMOS
LVPECL
LVPECL
I
OL
= 15毫安
I
OH
= -15mA
V
IL
= V
SS
V
IL
= V
DD
只有AVDD
所有VDD引脚除外AVDD
输出装@ 100 MHz的
输出负载@ 200 MHz的
民
-
1.7
250
1.0
-
1.8
-
-
-
-
-
-
-
14
典型值
-
-
-
-
-
-
-
-
5
-
180
210
4
18
最大
0.7
V
DD
+0.3
1000
V
DD
– 0.6
0.6
-
-100
100
10
7
-
-
-
22
单位
V
V
mV
V
V
V
A
A
mA
mA
mA
pF
输入电流，高
PLL电源电流
静态电源电流
动态电源电流
输入引脚电容
输出阻抗
注： 1 V
CMR
（直流）的差动输入信号的交叉点。当交叉点是V内获得正常运行
CMR
范围和
输入摆幅内伏
PP
（DC）的规范。
2.Driving一个并行端接50Ω传输线V的终止电压
TT
。另外，每路输出可驱动两个串联50Ω端接
传输线。
3.Inputs有上拉或下拉影响输入电流的电阻。
DC电气规格
(V
DD
= 3.3V ±5％ ，T
A
= -40 ° C至+ 85°C ）
参数
V
IL
V
IH
V
PP
V
CMR
V
OL
V
OH
I
IL
I
IH
I
DDA
I
DDQ
I
DD
C
IN
Z
OUT
描述
输入电压，低
输入电压，高
峰峰值输入电压
共模范围
输出电压，低
2
输出电压，高
2
输入电流，低
3
输入电流，高
3
1
条件
LVCMOS
LVCMOS
LVPECL
LVPECL
I
OL
= 24毫安
I
OL
= 12毫安
I
OH
= -24毫安
V
IL
= V
SS
V
IL
= V
DD
只有AVDD
所有VDD引脚除外AVDD
输出装@ 100 MHz的
输出负载@ 200 MHz的
民
-
2.0
250
1.0
-
-
2.4
-
-
-
-
-
-
-
12
典型值
-
-
-
-
-
-
-
-
-
5
-
270
300
4
15
最大
0.8
V
DD
+0.3
1000
V
DD
– 0.6
0.55
0.30
-
–100
100
10
7
-
-
-
18
单位
V
V
mV
V
V
V
A
A
mA
mA
mA
pF
PLL电源电流
静态电源电流
动态电源电流
输入引脚电容
输出阻抗
注： 1 V
CMR
（直流）的差动输入信号的交叉点。当交叉点是V内获得正常运行
CMR
范围和
输入摆幅内伏
PP
（DC）的规范。
2.Driving一个并行端接50Ω传输线V的终止电压
TT
。另外，每路输出可驱动两个串联50Ω端接
传输线。
3.Inputs有上拉或下拉影响输入电流的电阻。
2.5V或3.3V ， 200 MHz时， 9路输出零延迟缓冲器
注意：本文档中的信息如有更改，恕不另行通知。
5 13
QQ：2880707522 复制
