2005年4月
AS7C3364NTF32B
AS7C3364NTF36B
3.3V 64K × 32/36流出液同步SRAM与NTD
TM
特点
组织： 65,536字× 32或36位
新台币
架构，高效的总线操作
快速时钟到数据存取： 7.5 / 8.0 / 10.0纳秒
快速OE访问时间： 3.5 / 4.0纳秒
完全同步操作
流通模式
异步输出使能控制
可提供100引脚TQFP封装
字节写使能
时钟使能保持操作
多芯片能够很容易地扩展
3.3V内核电源
2.5V或3.3V的I /带独立V O操作
DDQ
自定时写周期
交错式或线性突发模式
贪睡模式，待机操作
逻辑框图
A[15:0]
16
D
地址
注册
突发的逻辑
Q
16
CLK
CE0
CE1
CE2
读/写
BWA
BWB
BWC
BWD
ADV / LD
LBO
ZZ
D
Q
16
写入延迟
地址。注册
CLK
控制
逻辑
CLK
写缓冲器
CLK
64K X 32/36
SRAM
ARRAY
DQ [A，B ， C，D ]
32/36
D
数据
Q
输入
注册
CLK
32/36
32/36
32/36
32/36
CLK
CEN
OE
产量
卜FF器
32/36
OE
DQ [A，B ， C，D ]
选购指南
-75
最小周期时间
最大时钟存取时间
最大工作电流
最大待机电流
最大的CMOS待机电流（DC）的
8.5
7.5
260
110
30
-80
10
8.0
230
100
30
-10
12
10
200
90
30
单位
ns
ns
mA
mA
mA
4/28/05, v 1.0
半导体联盟
19 P. 1
版权所有联半导体公司。版权所有。
AS7C3364NTF32B/36B
2 Mb的同步SRAM产品列表
1,2
ORG
128KX18
64KX32
64KX36
128KX18
64KX32
64KX36
128KX18
64KX32
64KX36
128KX18
64KX32
64KX36
128KX18
64KX32
64KX36
产品型号
AS7C33128PFS18B
AS7C3364PFS32B
AS7C3364PFS36B
AS7C33128PFD18B
AS7C3364PFD32B
AS7C3364PFD36B
AS7C33128FT18B
AS7C3364FT32B
AS7C3364FT36B
AS7C33128NTD18B
AS7C3364NTD32B
AS7C3364NTD36B
AS7C33128NTF18B
AS7C3364NTF32B
AS7C3364NTF36B
模式
PL- SCD
PL- SCD
PL- SCD
PL- DCD
PL- DCD
PL- DCD
FT
FT
FT
NTD -PL
NTD -PL
NTD -PL
NTD -FT
NTD -FT
NTD -FT
Speed3
200/166/133 MHz的
200/166/133 MHz的
200/166/133 MHz的
200/166/133 MHz的
200/166/133 MHz的
200/166/133 MHz的
6.5 / 7.5 / 8.0 / 10纳秒
6.5 / 7.5 / 8.0 / 10纳秒
6.5 / 7.5 / 8.0 / 10纳秒
200/166/133 MHz的
200/166/133 MHz的
200/166/133 MHz的
7.5 / 8.0 / 10纳秒
7.5 / 8.0 / 10纳秒
7.5 / 8.0 / 10纳秒
1内核电源： VDD = 3.3V + 0.165V
2 I / O电源电压： VDDQ = 3.3V + 0.165V的3.3VI / O
VDDQ = 2.5V + 0.125V为2.5V的I / O
3 ，请参考相应的产品数据手册上的时钟速率和时钟存取时间获取最新信息。
PL- SCD
PL- DCD
FT
新台币
1
-pl
NTD -FT
:
:
:
:
:
流水线突发同步SRAM - 单周期取消
流水线突发同步SRAM - 双循环取消
流过突发同步SRAM
流水线突发同步SRAM与NTD
TM
流过突发同步SRAM与NTD
TM
1. NTD ：没有周转时间。新台币
TM
是联盟半导体公司的商标。本文档中提及的所有商标都归
其各自所有者所有。
4/28/05, v 1.0
半导体联盟
19 P. 2
AS7C3364NTF32B/36B
100引脚TQFP - 顶视图
A
A
CE0
CE1
BWD
BWC
BWB
BWA
CE2
V
DD
V
SS
CLK
读/写
CEN
OE
ADV / LD
NC
NC
A
A
100
99
98
97
96
95
94
93
NC / DQPc
DQc0
DQc1
V
DDQ
V
SSQ
DQc2
DQc3
DQc4
DQc5
V
SSQ
V
DDQ
DQc6
DQc7
NC
V
DD
NC
V
SS
DQd0
DQd1
V
DDQ
V
SSQ
DQd2
DQd3
DQd4
DQd5
V
SSQ
V
DDQ
DQd6
DQd7
NC / DQPd
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
92
91
90
89
88
87
86
85
84
83
82
81
TQFP 14× 20毫米
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQPb / NC
DQb7
DQb6
V
DDQ
V
SSQ
DQb5
DQb4
DQb3
DQb2
V
SSQ
V
DDQ
DQb1
DQb0
V
SS
NC
V
DD
ZZ
DQa7
DQa6
V
DDQ
V
SSQ
DQa5
DQa4
DQa3
DQa2
V
SSQ
V
DDQ
DQa1
DQa0
DQPa / NC
注意：对于销1 ，30， 51 ，和80 ，数控适用于的X32结构。 DQPn适用于对x36配置。
4/28/05, v 1.0
LBO
A
A
A
A
A1
A0
NC
NC
V
SS
V
DD
NC
NC
A
A
A
A
A
A
NC
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
半导体联盟
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AS7C3364NTF32B/36B
功能说明
该AS7C3364NTF32B / 36B系列是一个高性能CMOS 2兆比特的同步静态随机存取存储器
组织为65,536字（ SRAM ）× 32或36位，并采用了后写。
2MB的+同步SRAM的这种变化采用了无周转时间（ NTD
）架构，具有增强型
写操作是通过流穿爆设备提高了带宽。在一个正常的流穿爆装置，写入数据，
命令，地址都加到器件上的相同的时钟沿。如果读命令如下这样写命令，
该系统必须等待一个死周期为有效的数据变得可用。此死循环可显著降低整体
带宽要求的随机存取或读 - 修改 - 写操作的应用程序。
新台币
设备使用的存储器总线更有效地通过引入一个写延迟相匹配的一个周期的液流 -
通过读取延迟。写入数据施加一个周期的写命令和地址后，使读出的管线被清除。
与NTD
写和读操作可以用任何顺序，而不产生死总线周期。
断言R / W的低执行写周期。字节写使能控制写访问特定的字节数，或者可连接低全36
比特写道。写使能信号，以及写地址，被登记在时钟的上升沿。写数据被施加
到设备中的一个时钟周期之后。不像某些异步SRAM ，输出使能OE不需要被切换为写入
运营;它可以连接到低电平的正常运营。输出变为高阻抗状态时，该设备被去选择通过
任何三个芯片的使能输入。
用ADV （突发提前）输入来执行突发读取，写入和取消操作。当ADV高，外部地址，芯片
选择， R / W引脚被忽略，内部地址计数器增量由LBO控制指定的计数序列。任何
设备操作，包括连拍，可以使用CEN = 1停滞不前，时钟使能输入。
该AS7C3364NTF32B / 36B与设备核心3.3V ± 5 ％电源供电（V
DD
） 。 DQ的电路使用一个独立的
电源（V
DDQ
） ，经营横跨2.5V或3.3V的范围。这些器件采用100引脚TQFP封装。
TQFP电容
参数
输入电容
I / O容量
*存在保证未测试
符号
C
以*
C
I / O *
测试条件
V
in
= 0V
V
in
= V
OUT
= 0V
民
-
-
最大
5
7
单位
pF
pF
TQFP封装热阻
描述
热阻
（结到环境）
1
热阻
（结到外壳顶部的）
1
1 ，该参数被采样
条件
1–layer
测试条件遵循的标准试验方法和
用于测量热阻抗程序，
按照EIA / JESD51
4–layer
符号
θ
JA
θ
JA
θ
JC
典型
40
22
8
单位
° C / W
° C / W
° C / W
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半导体联盟
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AS7C3364NTF32B/36B
信号说明
信号
CLK
CEN
A, A0, A1
DQ [A，B ， C，D ]
CE0 ， CE1 ，
CE2
ADV / LD
读/写
BW [A，B ， C，D ]
OE
LBO
ZZ
NC
I / O性能
I
I
I
I / O
I
I
I
I
I
I
I
-
时钟
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
ASYNC
STATIC
ASYNC
-
描述
时钟。除了OE ， LBO和ZZ所有的输入是同步的这个时钟。
时钟使能。当解除断言高，时钟输入信号被屏蔽。
地址。采样时，所有的芯片都能够主动和ADV / LD为有效。
数据。当芯片被使能和OE激活驱动作为输出。
同步芯片使。采样在CLK的上升沿，当ADV / LD被断言。
被忽略时， ADV / LD高。
提前或负载。当采样为高电平，内部突发地址计数器将递增
通过LBO输入值定义的顺序。当低，新的地址被加载。
LOAD期间高启动一个读操作。负载在低启动写
操作。被忽略时， ADV / LD高。
字节写使能。用于控制单个字节写入。随着WRITE采样
指挥和突发写入。
异步输出使能。当OE是无效的I / O引脚不被驱动。
选择连拍模式。当连接到V
DD
或悬空，设备遵循交错突发秩序。当
驱动为低电平，器件如下的线性突发顺序。
这个信号被拉高。
贪睡。放置器件进入低功耗模式;数据将被保留。连接至GND ，如果未使用。
无连接
贪睡模式
暂停模式是低电流，其中，所述装置被取消和电流掉电模式减少到我
SB2
。的持续时间
暂停模式是由时间的长短ZZ处于高状态所决定的。
该ZZ引脚是异步的，积极的高投入，导致设备进入暂停模式。
当ZZ引脚变为逻辑高电平，我
SB2
经过时间t可保证
ZZI
得到满足。进入暂停模式，所有输入除ZZ后
被禁止，所有输出到高阻。任何操作进入暂停模式时挂起，不能保证成功完成。
因此，暂停模式（读或写）不能启动，直到有效的未决操作完成。同样，在退出的时候
吨在暂停模式
PUS
只有取消选定或读周期，而SRAM被转换了瞌睡模式应给予。
突发订单
交错突发为了LBO = 1
A1 A0
起始地址
第一个增量
第二个增量
三是增量
0 0
0 1
1 0
1 1
A1 A0
0 1
0 0
1 1
1 0
A1 A0
1 0
1 1
0 0
0 1
A1 A0
1 1
1 0
0 1
00
起始地址
第一个增量
第二个增量
三是增量
线性突发顺序LBO = 0
A1 A0
0 0
0 1
1 0
1 1
A1 A0
0 1
1 0
1 1
0 0
A1 A0
1 0
1 1
0 0
0 1
A1 A0
1 1
0 0
0 1
1 0
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半导体联盟
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QQ：2880707522 复制
