2005年2月
AS7C3364FT32B
AS7C3364FT36B
3.3V 64K
×
32/36流通过同步SRAM
特点
组织： 65,536字× 32或36位
快速时钟到数据存取： 6.5 / 7.5 / 8.0 / 10.0纳秒
快速OE访问时间： 3.5 / 4.0纳秒
通过操作完全同步流程
异步输出使能控制
可提供100引脚TQFP封装
单个字节的写入和全局写
多芯片能够很容易地扩展
3.3V内核电源
2.5V或3.3V的I /带独立V O操作
DDQ
线性或交错突发控制
贪睡模式，可降低待机功耗
常见的数据输入和数据输出
逻辑框图
LBO
CLK
ADV
ADSC
ADSP
A[17:0]
18
Q0
突发的逻辑
Q1
18
D
Q
CE
地址
注册
CLK
D
DQ
d
Q
字节写
注册
CLK
D
DQ
Q
c
字节写
注册
CLK
D
DQ
b
Q
字节写
注册
CLK
D
BW
a
CE0
CE1
CE2
DQ
a
Q
字节写
注册
CLK
D
启用
CE
注册
CLK
动力
下
D
启用
Q
延迟
注册
CLK
36/32
DQ [ A：D ]
Q
4
CLK
CE
CLR
16
18
64K × 32/36
内存
ARRAY
GWE
BWE
BW
d
36/32
36/32
BW
c
BW
b
OE
产量
卜FF器
输入
注册
CLK
ZZ
OE
选购指南
–65
最小周期时间
最大时钟存取时间
最大工作电流
最大待机电流
最大的CMOS待机电流（DC）的
7.5
6.5
275
90
30
-75
8.5
7.5
250
85
30
-80
10
8.0
215
75
30
-10
12
10.0
185
75
30
单位
ns
ns
mA
mA
mA
2/8/05; v.1.2
半导体联盟
19 P. 1
版权所有联半导体公司。版权所有。
AS7C3364FT32B
AS7C3364FT36B
2 Mb的同步SRAM产品列表
1,2
ORG
128KX18
64KX32
64KX36
128KX18
64KX32
64KX36
128KX18
64KX32
64KX36
产品型号
AS7C33128PFS18B
AS7C3364PFS32B
AS7C3364PFS36B
AS7C33128PFD18B
AS7C3364PFD32B
AS7C3364PFD36B
AS7C33128FT18B
AS7C3364FT32B
AS7C3364FT36B
模式
PL- SCD
PL- SCD
PL- SCD
PL- DCD
PL- DCD
PL- DCD
FT
FT
FT
速度
200/166/133 MHz的
200/166/133 MHz的
200/166/133 MHz的
200/166/133 MHz的
200/166/133 MHz的
200/166/133 MHz的
6.5 / 7.5 / 8.0 / 10纳秒
6.5 / 7.5 / 8.0 / 10纳秒
6.5 / 7.5 / 8.0 / 10纳秒
1内核电源： VDD = 3.3V + 0.165V
2 I / O电源电压： VDDQ = 3.3V + 0.165V的3.3VI / O
VDDQ = 2.5V + 0.125V为2.5V的I / O
PL- SCD
PL- DCD
FT
:
:
:
流水线突发同步SRAM - 单周期取消
流水线突发同步SRAM - 双循环取消
流过突发同步SRAM
2/8/05; v.1.2
半导体联盟
19 P. 2
AS7C3364FT32B
AS7C3364FT36B
功能说明
该AS7C3364FT32B / 36B是组织为高性能CMOS 2兆位同步静态随机存取存储器（SRAM）器件
65,536字× 32或36位。
7.5 / 8.5 / 10 /至12 ns时钟存取时间短的循环时间（T
CD
） 6.5 / 7.5 / 8.0 / 10纳秒。三芯片使能（ CE ）输入允许容易记忆
扩展。被启动以两种方式之一突发工作：控制器地址选通（ ADSC） ，或者处理器地址选通（ ADSP ） 。
突发提前引脚（ ADV ）允许后续内部产生爆裂地址。
读周期开始与ADSP （不论WE和ADSC的）使用新的外部地址读入片内地址寄存器
当ADSP采样为低电平时，芯片使取样积极的，与输出缓冲器使能OE 。在一读操作时，数据
通过CLK的上升沿，在地址寄存器中登记的当前地址访问被输送到数据输出缓冲器。 ADV是
被忽略的时钟边沿采样ADSP断言，但在取样的所有后续时钟边沿。地址是内部递增
突发的下一个访问时， ADV采样为低，这两个地址选通脉冲高。突发模式可选择与LBO输入。同
LBO未连接或驱动为高，突发操作使用交错式计数序列。与LBO驱动为低电平时，器件采用一个线性计数
序列。
写周期被禁用输出缓冲器， OE和主张写命令执行。全局写使能GWE写入所有
32/36无论个别BW的状态[ A：D ]投入。交替地，当GWE高时，一个或多个字节可以被写入通过断言
BWE及相应的单个字节BWN信号。
BWN被忽略的时钟沿采样ADSP低，但它被采样，所有随后的时钟边沿。输出缓冲器被禁用时，
无论OE BWN采样为低电平。数据移入数据输入寄存器时BWN采样为低电平。地址递增
在内部的一个突发地址，如果BWN和ADV采样低。
读或写周期也可以与ADSC代替ADSP启动。与ADSC和ADSP启动周期之间的差别是
如下：
ADSP必须采样为高电平时， ADSC采样为低电平启动与ADSC一个周期。
WE信号进行采样的时钟沿采样ADSC低（和ADSP高） 。
主控芯片使CE0块ADSP ，但不ADSC 。
该AS7C3364FT32B和AS7C3364FT36B家庭工作于3.3V核心电源。的I / O使用单独的电源，该电源可
工作在2.5V或3.3V 。这些器件采用100引脚TQFP封装。
TQFP电容
参数
输入电容
I / O容量
*保证不会测试
符号
C
以*
C
I / O *
测试条件
V
IN
= 0V
V
OUT
= 0V
民
-
-
最大
5
7
单位
pF
pF
TQFP封装热阻
描述
热阻
（结到环境）
1
热阻
（结到外壳顶部的）
1
1 ，该参数被采样
条件
1–layer
测试条件遵循的标准试验方法和
用于测量热阻抗程序，
按照EIA / JESD51
4–layer
符号
θ
JA
θ
JA
θ
JC
典型
40
22
8
单位
° C / W
° C / W
° C / W
2/8/05; v.1.2
半导体联盟
19第4页
AS7C3364FT32B
AS7C3364FT36B
信号说明
针
CLK
A,A0,A1
DQ [A，B ， C，D ]
CE0
CE1 ， CE2
ADSP
ADSC
ADV
GWE
BWE
BW [A，B ， C，D ]
OE
LBO
ZZ
NC
I / O
I
I
I / O
I
I
I
I
I
I
I
I
I
I
I
-
性能
时钟
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
ASYNC
STATIC
ASYNC
-
描述
时钟。除了OE ， ZZ和LBO所有的输入是同步的这个时钟。
地址。采样时，所有的芯片能够被激活，当ADSC或ADSP断言。
数据。驱动作为输出时，该芯片被使能，当OE为活动状态。
主控芯片使能。采样时钟边沿时， ADSP和ADSC有效。当CE0是无效的，
ADSP被阻止。请参阅“同步真值表”的详细信息。
同步芯片启用，高和低电平，分别激活。采样时钟边沿时，
ADSC有效，或当CE0和ADSP活跃。
地址选通处理器。置为低电平来加载一个新的地址或进入待机模式。
地址选通控制。置为低电平来加载一个新的地址或进入待机模式。
提前。低电平持续一阵读/写。
全局写使能。置为低电平写入所有32/36位。当高， BWE和BW [ A：D ]控制写入
启用。
字节写使能。置为低电平以GWE高，令体重的影响[ A：D ]投入。
写使能。用于控制单个字节写入时， GWE高， BWE低。如果任一
BW [ A：D ]是活性与GWE高和BWE低，周期为写周期。如果所有BW [ A：D ]是无效的，
该周期是读周期。
异步输出使能。 I / O引脚被驱动时， OE处于活动状态，芯片处于读模式。
选择连拍模式。当连接到V
DD
或悬空，设备遵循交错突发秩序。当
驱动为低电平，器件如下的线性突发顺序。
这个信号被拉高。
贪睡。放置器件进入低功耗模式;数据将被保留。连接至GND ，如果未使用。
无连接
贪睡模式
暂停模式是低电流，其中，所述装置被取消和电流掉电模式减少到我
SB2
。的持续时间
暂停模式是由时间的长短ZZ处于高状态所决定的。
该ZZ引脚是异步的，积极的高投入，导致设备进入暂停模式。
当ZZ引脚变为逻辑高电平，我
SB2
经过时间t可保证
ZZI
得到满足。进入暂停模式，所有输入除ZZ后
被禁止，所有输出到高阻。任何操作进入暂停模式时挂起，不能保证成功完成。
因此，暂停模式（读或写）不能启动，直到有效的未决操作完成。同样，在退出的时候
吨在暂停模式
PUS
只有取消选定或读周期，而SRAM被转换了瞌睡模式应给予。
2/8/05; v.1.2
半导体联盟
19第5页
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