AS7C33512NTD18A
8 Mb的同步SRAM产品列表
1,2
ORG
512KX18
256KX32
256KX36
512KX18
256KX32
256KX36
512KX18
256KX32
256KX36
512KX18
256KX32
256KX36
512KX18
256KX32
256KX36
产品型号
AS7C33512PFS18A
AS7C33256PFS32A
AS7C33256PFS36A
AS7C33512PFD18A
AS7C33256PFD32A
AS7C33256PFD36A
AS7C33512FT18A
AS7C33256FT32A
AS7C33256FT36A
AS7C33512NTD18A
AS7C33256NTD32A
AS7C33256NTD36A
AS7C33512NTF18A
AS7C33256NTF32A
AS7C33256NTF36A
模式
PL- SCD
PL- SCD
PL- SCD
PL- DCD
PL- DCD
PL- DCD
FT
FT
FT
NTD -PL
NTD -PL
NTD -PL
NTD -FT
NTD -FT
NTD -FT
速度
133分之166兆赫
133分之166兆赫
133分之166兆赫
133分之166兆赫
133分之166兆赫
133分之166兆赫
7.5 / 8.5 / 10纳秒
7.5 / 8.5 / 10纳秒
7.5 / 8.5 / 10纳秒
133分之166兆赫
133分之166兆赫
133分之166兆赫
7.5 / 8.5 / 10纳秒
7.5 / 8.5 / 10纳秒
7.5 / 8.5 / 10纳秒
1内核电源： VDD = 3.3V + 0.165V
2 I / O电源电压： VDDQ = 3.3V + 0.165V的3.3VI / O
VDDQ = 2.5V + 0.125V为2.5V的I / O
PL- SCD
PL- DCD
FT
新台币
1
-pl
NTD -FT
:
:
:
:
:
流水线突发同步SRAM - 单周期取消
流水线突发同步SRAM - 双循环取消
流过突发同步SRAM
流水线突发同步SRAM与NTD
TM
流过突发同步SRAM与NTD
TM
1. NTD ：没有周转时间。新台币
TM
是联盟半导体公司的商标。本文档中提及的所有商标都归
其各自所有者所有。
11/30/04;
v.2.1
半导体联盟
2 19
AS7C33512NTD18A
功能说明
该AS7C33512NTD18A系列是一款高性能的CMOS 8兆比特的同步静态随机存取存储器（ SRAM ）
组织为524,288字× 18位，并采用了晚晚写。
8MB的sychronous SRAM的这种变化采用了无周转时间（ NTD
）架构，具有增强型
写操作是通过管道爆裂装置提高了带宽。在一个正常的流水线脉冲串装置，写入数据，
命令，地址都加到器件上的相同的时钟沿。如果读命令如下这样写命令，
该系统必须等待两个“死”周期为有效的数据变得可用。这些死循环可显著降低
总体带宽要求的随机存取或读 - 修改 - 写操作的应用程序。
新台币
设备使用的存储器总线更有效地通过引入一个写'潜伏'匹配两个循环管道和
一个循环流穿读取延迟。写数据加到两个周期之后的写入命令和地址，允许的读
管道疏通。与NTD
写和读操作可以用任何顺序，而不产生死总线周期。
断言R / W低到执行写入周期。字节写使能控制写访问特定的字节数，或者可以连接到低电平的
全18位的写操作。写使能信号，以及写地址，被登记在时钟的上升沿。写入数据
施加到器件上的两个时钟周期之后。不像某些异步SRAM ，输出使能OE不需要进行切换
对于写操作;它可以连接到低电平的正常运营。输出变为高阻抗状态时，该设备是DE-
选择任意三个芯片的使能输入（参见同步真值表页第6页）在管道模式， 2个周期
取消延时允许挂起的读或写操作完成。
用ADV （突发提前）输入来执行突发读取，写入和取消操作。当ADV为高电平时，外部
地址，芯片选择，读/写标签将被忽略，并且内部地址计数器增量中由指定的计数序列
LBO控制。任何设备的操作，包括连拍，可以使用CEN = 1停滞不前，时钟使能输入。
与该设备的核心在3.3V ± 5 ％电源AS7C33512NTD18A操作（V
DD
） 。 DQ的电路使用一个独立的
电源（V
DDQ
） ，经营横跨3.3V或2.5V的范围。这些器件采用100引脚14 × 20毫米TQFP封装。
电容
参数
输入电容
I / O容量
*
保证未测试
符号
C
以*
C
I / O *
信号的
地址和控制销
I / O引脚
测试条件
V
IN
= 0V
V
IN
= V
OUT
= 0V
最大
5
7
单位
pF
pF
TQFP封装热阻
描述
热阻
（结到环境）
1
热阻
（结到外壳顶部的）
1
1 ，该参数被采样
条件
测试条件遵循的标准测试方法
以及用于测量热过程
阻抗，按照EIA / JESD51
1–layer
4–layer
符号
θ
JA
θ
JA
θ
JC
典型
40
22
8
单位
° C / W
° C / W
° C / W
11/30/04;
v.2.1
半导体联盟
4 19
AS7C33512NTD18A
信号说明
信号
CLK
CEN
A, A0, A1
DQ [ A，B]
CE0 ， CE1 ，
CE2
ADV / LD
读/写
BW [ A，B]
OE
LBO
ZZ
NC
I / O性能
I
I
I
I / O
I
I
I
I
I
I
I
-
时钟
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
ASYNC
STATIC
ASYNC
-
描述
时钟。除了OE ， LBO和ZZ所有的输入是同步的这个时钟。
时钟使能。当解除断言高，时钟输入信号被屏蔽。
地址。采样时，所有的芯片都能够主动和ADV / LD为有效。
数据。当芯片被使能和OE激活驱动作为输出。
同步芯片使。采样在CLK的上升沿，当ADV / LD被断言。
被忽略时， ADV / LD高。
提前或负载。当采样为高电平，内部突发地址计数器将递增
在由LBO输入值定义的顺序。 （参照表2页）时为低，一个新
地址被加载。
LOAD期间HIGH启动一个读操作。负载在低启动
WRITE操作。被忽略时， ADV / LD为高电平。
字节写使能。用于控制单个字节写入。随着WRITE采样
指挥和突发写入。
异步输出使能。当OE是无效的I / O引脚不被驱动。
选择连拍模式。当连接到V
DD
或悬空，设备遵循交错突发
顺序。当驱动为低电平，器件如下的线性突发顺序。
这个信号在内部上拉
高。
贪睡。放置器件进入低功耗模式;数据将被保留。连接到VSS ，如果未使用。
未连接。注意，销84将被用于未来的地址扩展到18MB密度。
贪睡模式
暂停模式是低电流，其中，所述装置被取消和电流掉电模式减少到我
SB2
。该
暂停模式的持续时间由时间长短的ZZ处于高状态所决定的。
该ZZ引脚是异步的，积极的高投入，导致设备进入暂停模式。
当ZZ引脚变为逻辑高电平，我
SB2
经过时间t可保证
ZZI
得到满足。进入暂停模式，所有的后
除了输入ZZ被禁止，所有输出进入高阻。任何操作挂起时进入暂停模式不
保证成功完成。因此，暂停模式（读或写）不能启动，直到有效
挂起的操作完成。同样，T在退出暂停模式时，
PUS
只有取消选定或读周期
而SRAM被转换了瞌睡模式应给予。
11/30/04;
v.2.1
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