2004年11月
AS7C33256NTD32A
AS7C33256NTD36A
3.3V 256K × 36分之32流水线突发同步SRAM与NTD
TM
特点
组织： 262,144字× 32位或36位
NTD
架构，高效的总线操作
快速的时钟速度为166 MHz的
快速时钟到数据存取： 3.5 / 4.0纳秒
快速OE访问时间： 3.5 / 4.0纳秒
完全同步操作
常见的数据输入和数据输出
异步输出使能控制
提供100引脚TQFP
字节写使能
时钟使能保持操作
多芯片能够很容易地扩展
3.3核心供电
2.5V或3.3V的I /带独立V O操作
DDQ
自定时写周期
交错或线性脉冲模式
贪睡模式，待机操作
逻辑框图
A[17:0]
18
D
地址
注册
突发的逻辑
Q
18
CLK
D
CE0
CE1
CE2
读/写
BWA
BWB
BWC
BWD
ADV / LD
LBO
ZZ
36/32
写入延迟
地址。注册
CLK
Q
18
控制
逻辑
CLK
写缓冲器
CLK
36/32
256K X 32/36
SRAM
ARRAY
DQ [ A：D ]
D
数据
Q
输入
注册
CLK
36/32
36/32
36/32
CLK
CEN
CLK
产量
注册
OE
36/32
OE
DQ [ A：D ]
选购指南
-166
最小周期时间
最大时钟频率
最大时钟存取时间
最大工作电流
最大待机电流
最大的CMOS待机电流（DC）的
6
166
3.5
475
130
30
-133
7.5
133
4
400
100
30
单位
ns
兆赫
ns
mA
mA
mA
11/30/04, v. 2.1
半导体联盟
19 P. 1
版权所有联半导体公司。版权所有。
AS7C33256NTD32A
AS7C33256NTD36A
8 Mb的同步SRAM产品列表
1,2
ORG
512KX18
256KX32
256KX36
512KX18
256KX32
256KX36
512KX18
256KX32
256KX36
512KX18
256KX32
256KX36
512KX18
256KX32
256KX36
产品型号
AS7C33512PFS18A
AS7C33256PFS32A
AS7C33256PFS36A
AS7C33512PFD18A
AS7C33256PFD32A
AS7C33256PFD36A
AS7C33512FT18A
AS7C33256FT32A
AS7C33256FT36A
AS7C33512NTD18A
AS7C33256NTD32A
AS7C33256NTD36A
AS7C33512NTF18A
AS7C33256NTF32A
AS7C33256NTF36A
模式
PL- SCD
PL- SCD
PL- SCD
PL- DCD
PL- DCD
PL- DCD
FT
FT
FT
NTD -PL
NTD -PL
NTD -PL
NTD -FT
NTD -FT
NTD -FT
速度
133分之166兆赫
133分之166兆赫
133分之166兆赫
133分之166兆赫
133分之166兆赫
133分之166兆赫
7.5 / 8.5 / 10纳秒
7.5 / 8.5 / 10纳秒
7.5 / 8.5 / 10纳秒
133分之166兆赫
133分之166兆赫
133分之166兆赫
7.5 / 8.5 / 10纳秒
7.5 / 8.5 / 10纳秒
7.5 / 8.5 / 10纳秒
1内核电源： VDD = 3.3V + 0.165V
2 I / O电源电压： VDDQ = 3.3V + 0.165V的3.3VI / O
VDDQ = 2.5V + 0.125V为2.5V的I / O
PL- SCD
PL- DCD
FT
新台币
1
-pl
NTD -FT
:
:
:
:
:
流水线突发同步SRAM - 单周期取消
流水线突发同步SRAM - 双循环取消
流过突发同步SRAM
流水线突发同步SRAM与NTD
TM
流过突发同步SRAM与NTD
TM
1. NTD ：没有周转时间。新台币
TM
是联盟半导体公司的商标。本文档中提及的所有商标都归
其各自所有者所有。
11/30/04, v. 2.1
半导体联盟
19 P. 2
AS7C33256NTD32A
AS7C33256NTD36A
为TQFP管脚排列（顶视图）
A
A
CE0
CE1
BWD
BWC
BWB
BWA
CE2
V
DD
V
SS
CLK
读/写
CEN
OE
ADV / LD
NC
DQPc / NC
DQc0
DQc1
V
DDQ
V
SSQ
DQc2
DQc3
DQc4
DQc5
V
SSQ
V
DDQ
DQc6
DQc7
NC
V
DD
NC
V
SS
DQd0
DQd1
V
DDQ
V
SSQ
DQd2
DQd3
DQd4
DQd5
V
SSQ
V
DDQ
DQd6
DQd7
DQPd / NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
A
A
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
A
TQFP 14x20mm
DQPb / NC
DQb7
DQb6
V
DDQ
V
SSQ
DQb5
DQb4
DQb3
DQb2
V
SSQ
V
DDQ
DQb1
DQb0
V
ss
NC
V
DD
ZZ
DQa7
DQa6
V
DDQ
V
SSQ
DQa5
DQa4
DQa3
DQa2
V
SSQ
V
DDQ
DQa1
DQa0
DQP / NC
11/30/04, v. 2.1
LBO
A
A
A
A
A1
A0
NC
NC
V
SS
V
DD
NC
NC
A
A
A
A
A
A
A
注：引脚1 ， 30 ， 51 ，和80的NC ×32
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
半导体联盟
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AS7C33256NTD32A
AS7C33256NTD36A
功能说明
该AS7C33256NTD32 / 36A系列是有组织的高性能CMOS 8兆比特的同步静态随机存取存储器（ SRAM ）
如262,144字× 32或36位，并采用了晚晚写。
8MB的sychronous SRAM的这种变化采用了无周转时间（ NTD
）架构，具有增强型写入操作
这在流水线突发设备提高了带宽。在一个正常的流水线脉冲串装置，写入数据，命令和地址都
施加到器件上的相同的时钟沿。如果读命令如下这样写命令时，系统必须等待两个“死”周期
有效的数据变为可用。这些死循环可显著降低应用的总体带宽要求随机存取或
读 - 修改 - 写操作。
新台币
设备使用的存储器总线更有效地通过引入一个写延迟相匹配的双循环流水线或一个周期
流过读取延迟。写入的数据被应用于两个周期后的写命令和地址，允许读取管道疏通。同
新台币
写和读操作可以用任何顺序，而不产生死总线周期。
断言R / W的低执行写周期。字节写使能控制写访问特定的字节数，或者可连接低全32/36位的写操作。
写使能信号，以及写地址，被登记在时钟的上升沿。写数据被施加到器件上的两个时钟
周期后。不像某些异步SRAM ，输出使能OE不需要进行切换写操作;它可连接低
正常操作。输出变为高阻抗状态时，该设备被去选择任何三个芯片的使能输入。在流水线
模式， 2个周期的延迟取消允许挂起的读或写操作完成。
用ADV （突发提前）输入来执行突发读取，写入和取消操作。当ADV高，外部地址，片选，
R / W引脚被忽略，并且内部地址计数器增量在由LBO控制指定的计数序列。任何设备的操作，
包括连拍，可以使用CEN = 1停滞不前，时钟使能输入。
该AS7C33256NTD36A和AS7C33256NTD32A与设备核心3.3V ± 5 ％电源（V操作
DD
） 。 DQ的电路使用一个
单独的电源（V
DDQ
） ，经营横跨3.3V或2.5V的范围。这些器件采用100引脚14 × 20毫米TQFP封装
电容
参数
输入电容
I / O容量
*
保证未测试
符号
C
以*
C
I / O *
测试条件
V
in
= 0V
V
in
= V
OUT
= 0V
民
-
-
最大
5
7
单位
pF
pF
TQFP封装热阻
描述
热阻
（结到环境）
1
热阻
（结到外壳顶部的）
1
1 ，该参数被采样
条件
测试条件遵循的标准测试方法
以及用于测量热过程
阻抗，按照EIA / JESD51
1–layer
4–layer
符号
θ
JA
θ
JA
θ
JC
典型
40
22
8
单位
° C / W
° C / W
° C / W
11/30/04, v. 2.1
半导体联盟
19第4页
AS7C33256NTD32A
AS7C33256NTD36A
信号说明
信号
CLK
CEN
A, A0, A1
DQ [A，B ， C，D ]
CE0 ， CE1 ，
CE2
ADV / LD
读/写
BW [A，B ， C，D ]
OE
LBO
ZZ
NC
I / O性能说明
I
I
I
I / O
I
I
I
I
I
I
I
-
时钟
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
SYNC
ASYNC
STATIC
ASYNC
-
时钟。除了OE ， LBO和ZZ所有的输入是同步的这个时钟。
时钟使能。当解除断言高，时钟输入信号被屏蔽。
地址。采样时，所有的芯片都能够主动和ADV / LD为有效。
数据。当芯片被使能和OE激活驱动作为输出。
同步芯片使。采样在CLK的上升沿，当ADV / LD被断言。
被忽略时， ADV / LD高。
提前或负载。当采样为高电平，内部突发地址计数器将递增
通过LBO输入值定义的顺序。 （参照表2页）当低时，一个新的
地址被加载。
LOAD期间高启动一个读操作。负载在低启动写
操作。被忽略时， ADV / LD高。
字节写使能。用于控制单个字节写入。随着WRITE采样
指挥和突发写入。
异步输出使能。当OE是无效的I / O引脚不被驱动。
选择连拍模式。当连接到V
DD
或悬空，设备遵循交错突发
顺序。当驱动为低电平，器件如下的线性突发顺序。
这个信号在内部上拉
高。
贪睡。放置器件进入低功耗模式;数据将被保留。连接至GND ，如果未使用。
无连接。注意，销84将被用于未来的地址扩展到16Mb的密度。
贪睡模式
暂停模式是低电流，其中，所述装置被取消和电流掉电模式减少到我
SB2
。该
暂停模式的持续时间由时间长短的ZZ处于高状态所决定的。
该ZZ引脚是异步的，积极的高投入，导致设备进入暂停模式。
当ZZ引脚变为逻辑高电平，我
SB2
经过时间t可保证
ZZI
得到满足。进入暂停模式，所有输入后，
除ZZ被禁止，所有输出进入高阻。任何操作进入暂停模式时挂起，不能保证
成功完成。因此，暂停模式（读或写）不能启动，直到有效挂起的操作
都已完成。同样，T在退出暂停模式时，
PUS
只有取消选定或读周期，应同时给予
这些SRAM转换出暂停模式的。
11/30/04, v. 2.1
半导体联盟
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