SRAM
奥斯汀半导体公司
128K ×36 SSRAM
ZBL同步SRAM
FLOW- THRU输出
特点
高频和100 ％的总线利用率
快速的周期时间： 11ns的&为12ns
单+ 3.3V ±5 ％电源（V
DD
)
最低控制信号接口先进的控制逻辑
单个字节的写控制器可以连接到低电平
单R / W \\ （读/写）控制引脚
CKE \\引脚使能时钟和暂停运营
三个芯片使简单的深度扩张
时钟控制和注册地址，数据I / O和
控制信号的
内部自定时的，完全一致的写
内部自定时，注册输出消除
需要控制OE \\
在间歇模式来减少功耗待机
常见的数据输入和数据输出
线性或交错突发模式
连拍功能（可选）
引脚有2MB， 8MB，和16MB ZBL /功能的兼容性
SRAM
自动断电
AS5SS128K36
概述
奥斯汀半导体公司零总线延迟SRAM
系列采用高速，低功耗的CMOS设计使用AD-
vanced CMOS工艺。
ASI公司的4Mb SRAM的ZBL集成了128K ×36的SRAM核心
凭借先进的同步外围电路和一个2位的爆
计数器。这些SRAM是100 ％的总线利用率的优化，
消除了任何的周转周期，读到写，还是写
阅读，转换。所有同步输入通过寄存器
由一个正边沿触发的单时钟输入（CLK）控制的。该
同步输入包括所有地址，所有的数据输入，芯片使能
（ CE \\ ） ，另外两个芯片能够轻松深度扩展（ CE2 ，
CE2 \\ ） ，周期的启动输入（ ADV / LD \\ ） ，同步时钟使能（ CKE \\ ） ，
字节写使能（ BWA \\ ， BWB \\ ， BWC \\和BWD \\ ）和读/写（ R /
W\).
异步输入包括输出使能（OE \\ ，它
可以绑定到低电平的控制信号最小化） ，时钟（ CLK ）和
贪睡使能（ ZZ ，可连接到低电平，如果未使用） 。也有
一个突发模式引脚（MODE ），该交织和线性之间进行选择
突发模式。模式可设置为高电平，低电平或悬空，如果
突发是未使用的。流过的数据输出（ Q），是由光电\\启用。
写周期可以是从一到四个字节宽的作为受控
写控制输入。
所有的读，写和取消选择周期被启动
在ADV / LD \\输入。随后一阵地址可以在内部
产生了一阵提前引脚（ ADV / LD \\）作为对照。利用
突发模式是可选的。这是可允许的，得到的地址为每个
单个读写周期。 BURST周期环绕
后从基地址的第四访问。
以允许连续的，使用数据总线100％ ，
流通ZBL SRAM使用后写入周期。为前
充足，如果一个写周期开始在时钟周期1中，地址是
目前在上升沿之一。字节写操作需要被断言在
周期相同的地址。与该地址相关联的写入数据
需要一个周期后，或在时钟周期2的上升沿。
地址和写控制记录片上，以简化
写周期。这使得自定时写周期。个人
字节使能允许写入单个字节。在一个字节
写周期， BWA \\控制DQA引脚; BWB \\ DQB控制引脚;
BWC \\控制DQC销;和BWD \\控制DQD引脚。周期类型
地址被加载时，只能被定义，即当ADV / LD \\是
低。奇偶校验/ ECC位可在此设备上。
奥斯汀的4Mb SRAM的ZBL从+ 3.3V时工作
DD
电源和所有输入和输出都是LVTTL兼容。
该装置特别适合用于要求高带宽的系统和
零总线转向拖延。
选项
时序（通道/循环/兆赫）
8.5ns / 11ns的/ 90 MHz的
9ns /为12ns / 83 MHz的
包
100引脚TQFP
工作温度范围
军事（ -55
o
C至+ 125
o
C)
工业级（-40
o
C至+ 85
o
C)
记号
-11
-12
DQ
1001号
XT
IT
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请访问我们的网站：
www.austinsemiconductor.com
AS5SS128K36
2.0版本12/00
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1
SRAM
奥斯汀半导体公司
引脚分配
（ TOP VIEW ）
100引脚TQFP （ DQ ）
SA
SA
CE \\
CE2
BWD \\
BWC \\
BWB \\
BWA \\
CE2\
V
DD
V
SS
CLK
R / W \\
CKE \\
OE \\ （G \\ ）
ADV / LD \\
NF
NF
SA
SA
AS5SS128K36
DQC
DQC
DQC
V
DD
Q
V
SS
DQC
DQC
DQC
DQC
V
SS
V
DD
Q
DQC
DQC
V
SS
V
DD
V
DD
V
SS
DQD
DQD
V
DD
Q
V
SS
DQD
DQD
DQD
DQD
V
SS
V
DD
Q
DQD
DQD
DQD
1
2
3
4
5
6
7
8
9
10
1
1
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
DQB
DQB
DQB
V
DD
Q
V
SS
DQB
DQB
DQB
DQB
V
SS
V
DD
Q
DQB
DQB
V
SS
V
SS
V
DD
ZZ
DQA
DQA
V
DD
Q
V
SS
DQA
DQA
DQA
DQA
V
SS
V
DD
Q
DQA
DQA
DQA
引脚说明
引脚TQFP
37
36
32-35, 44-50,
81, 82, 99, 100
93
94
95
96
87
符号
SA0
SA1
SA
TYPE
输入
MODE （ LBO \\ ）
SA
SA
SA
SA
BWA \\
BWB \\
BWC \\
BWD \\
CKE \\
输入
输入
88
R / W \\
输入
同步地址输入：这些输入注册的，必须符合设置
和保持时间周围CLK的上升沿。销83和84被保留为
地址位为高密度的8Mb和16Mb的ZBL的SRAM ，分别。 SA0和
SA1的是地址字段的两个最低显著位（ LSB），并设置内部
突发计数器，如果突发需要。
同步字节写使能：这些低电平输入允许单个字节
是当一个写周期是活动的书面和必须满足建立和保持时间
围绕CLK的上升沿。字节写入需要被断言在同一周期
作为地址。 BWA \\控制DQA引脚; BWB \\ DQB控制引脚; BWC \\控制
DQC销; BWD \\控制DQD引脚。
同步时钟使能：此低电平输入允许CLK传播
在整个设备中。当CKE为高电平时，设备会忽略CLK输入
有效的内部扩展了以前的CLK周期。该输入必须满足建立和
保持时间周围CLK的上升沿。
读/写：此输入确定的周期类型时， ADV / LD \\是低，是
仅用于确定读取和写入。读周期可能不会被转换
到写操作（反之亦然），比通过加载新的地址等。的低电平引脚
允许字节写操作，并且必须满足建立和保持周围的时代
上升CLK的边缘。全总线宽度写道发生，如果所有的字节写使能低。
AS5SS128K36
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SA1
SA0
DNU
DNU
V
SS
V
DD
DNU
DNU
SA
SA
SA
SA
SA
SA
SA
描述
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2
SRAM
奥斯汀半导体公司
引脚说明（续）
引脚TQFP
64
AS5SS128K36
符号
ZZ
TYPE
输入
描述
贪睡启用：此高电平有效，异步输入，使设备进入
低功率，其中所述存储器阵列中的所有数据将被保留备用模式。当ZZ
是积极的，所有其他的输入将被忽略。
时钟：这个信号寄存器的地址，数据，芯片启用，字节写使能和
在其上升沿突发控制输入。所有同步输入必须满足建立和
持有全天候的上升沿时间。
89
CLK
输入
98, 92
CE \\ ， CE2 \\
97
CE2
86
85
OE \\
(G\)
ADV / LD \\
31
模式
（ LBO \\ ）
DQA
DQB
DQC
DQD
(a) 51, 52, 53, 56-59,
62, 63
(b) 68, 69, 72-75, 78,
79, 80
(c)1, 2, 3, 6-9, 12, 13
(d) 18, 19, 22-25, 28,
29, 30
15, 16, 41, 65, 91
5, 10, 14, 17, 21, 26
40, 55, 60, 66, 67, 71
76, 90
4, 11, 20, 27, 54, 61
70, 77
38, 39, 42, 43, 83, 84
64
同步芯片使能：这些低电平输入用于启动设备
只有当一个新的外部地址被加载（ADV / LD \\低）进行采样。 CE2 \\
可用于存储器深度扩展。
输入
同步启用：此高电平输入，用来使能的设备，是
只有当一个新的外部地址加载（ ADV / LD \\ LOW）采样。此输入可
用于存储器深度扩展。
输入
输出使能：此低电平有效，异步输入使得数据的I / O输出
驱动程序。摹\\是符合JEDEC标准的术语OE \\ 。
输入
同步地址前进/负载：高电平时，此输入用于推进
内部突发计数器，控制外部地址后，突发的访问被加载。
当ADV / LD \\为高电平时， R / W \\被忽略。一个低电平ADV / LD \\时钟的新地址
在CLK的上升沿。
输入
模式：输入选择突发序列。的低电平引脚选择线性爆裂。
NC或高该引脚上选择交错爆裂。不要改变，而设备的输入状态
下运行。 LBO \\是符合JEDEC标准的术语模式。
输入/输出SRAM数据的I / O ：字节"a"是DQA引脚;字节"b"是DQB引脚;字节"c"是DQC销;
字节"d"是DQD引脚。输入数据必须满足建立和保持周围的上升时间
边缘CLK 。
输入
V
DD
VSS
供应
地
电源：为范围见DC电气特性和操作条件。
接地：接地
V
DD
Q
NC
供应
----
----
----
隔离输出缓冲器供应：见DC电气特性和操作
条件范围内。
无连接：这些引脚可以悬空或连接到GND ，以减少热
阻抗。
38, 39, 42, 43
83, 84
DNU
NF
不要使用：这些信号可以与未连接或连接至GND，
减少热阻抗。
无功能：这些引脚内部连接到芯片，并有
一个输入管脚的电容。这是允许的，以使这些引脚悬空或
由信号驱动。引脚83和84为地址的扩展保留。
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3
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AS5SS128K36
交错突发地址表（ MODE = NC或高）
科幻RST地址
（外部）
X...X00
X...X01
X...X10
X...X11
第二个地址三地址四地址
（内部）
（内部）
（内部）
X...X01
X...X10
X...X11
X...X00
X...X11
X...X10
X...X11
X...X00
X...X01
X...X10
X...X01
X...X00
线性突发地址表（ MODE = LOW ）
科幻RST地址
（外部）
X...X00
X...X01
X...X10
X...X11
第二个地址三地址四地址
（内部）
（内部）
（内部）
X...X01
X...X10
X...X11
X...X10
X...X11
X...X00
X...X11
X...X00
X...X01
X...X00
X...X01
X...X10
偏真值表读/写命令*
功能
读
写入中止/ NOP
写一个字节（ DQA ， DQPa ）
写字节B（ DQB ， DQPb ）
写字节C（ DQC ， DQPc ）
2
2
R / W \\
H
L
L
L
L
L
L
BWA \\
X
H
L
H
H
H
L
BWB \\
X
H
H
L
H
H
L
BWC \\
X
H
H
H
L
H
L
BWD \\
X
H
H
H
H
L
L
2
2
写字节D（ DQD ， DQPd ）
写的所有字节
*
注意：
用R / W \\和字节写上，任何一个或多个字节可以被写入。
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奥斯汀半导体公司
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功能框图
17
SA0 ， SA1 ， SA
地址
注册
17
SA1
D1
SA0
D0
ADV / LD \\
15
SA1'
Q1 SA0 “
Q0
BURST
逻辑
17
17
17
模式
CLK
CKE \\
K
CE
K
写地址
注册
ADV / LD \\
BWA \\
BWB \\
BWC \\
BWD \\
R / W \\
128K ×9× 4
写入注册表及
数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
OE \\
CE \\
CE2
CE2\
读
逻辑
输入
E
注册
注意：
该功能框图给出了简化设备操作。见真值表，引脚说明和时序图详细
信息。
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5
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