【SDRAM奥斯汀半导体公司256 MB ： 16梅格×16 SDRAM同步DRAM内存特点全军用温度】,IC型号AS4SD16M16DG-75/IT ,AS4SD16M16DG-75/IT PDF资料,AS4SD16M16DG-75/IT 经销商,ic,电子元器件-51电子网

SDRAM

奥斯汀半导体公司

256 MB ： 16梅格×16 SDRAM

同步DRAM内存

特点

全军用温度（ -55°C至125°C ），可处理

配置：梅格16 ×16 （ 4梅格×16× 4组）

完全同步;所有注册的积极信号

系统时钟的边沿

内部流水线操作;列地址可以是

改变了每个时钟周期

内部银行隐藏行存取/预充电

可编程突发长度： 1 ， 2 ， 4 ， 8或整页

自动预充电，主要包括并发AUTO

预充电和自动刷新模式

自刷新模式（ IT）

64毫秒， 8192周期刷新（ IT）

＆ LT ; 24ms 8,192循环recfresh （ XT ）

写恢复（T

= “ 2 CLK ” ）

LVTTL兼容的输入和输出

单+ 3.3V ± 0.3V电源

AS4SD16M16

引脚分配

（ TOP VIEW ）

54引脚TSOP

选项

塑料包装 - OCPL *

54针TSOP （ 400万）

时间（周期时间）

7.5ns @ CL = 3 （ PC133 ）或

7.5ns @ CL = 2 （ PC100 ）

记号

901号

-75

工作温度范围

- 工业温度（ -40 ° C至85°C ）

- 工业温度加

（ -45 ° C至+ 105 ° C）

IT +

-Military温度（ -55 ° C至125°C ）

梅格16 ×16

CON组fi guration

4梅格×16× 4银行

刷新计数

行寻址

8K （ A0 - A12 ）

银行地址

4 （ BA0 ， BA1 ）

列寻址

512 (A0-A8)

注意： “\\ ”表示低电平有效。

关键时序参数

速度

时钟

存取时间

GRADE频率CL = 2 ** CL = 3 **

-75

133兆赫

–

5.4ns

-75

100兆赫

6ns

–

*关中心的分型线

** CL = CAS （ READ ）延迟

格局

时间

1.5ns

HOLD

时间

0.8ns

欲了解更多产品信息

请访问我们的网站：

www.austinsemiconductor.com

AS4SD16M16

修订版1.7 09年3月2日

奥斯汀半导体公司保留更改产品或规格，恕不另行通知。

SDRAM

奥斯汀半导体公司

概述

256MB的SDRAM是高速CMOS ，动态随机

DOM存取存储器包含268435456位。这是内部

配置为四组的DRAM ，具有同步接口

面（所有信号记录在时钟的上升沿

信号CLK ）。每个67,108,864位银行的组织结构

8,192行512列16位。

读取和写入访问到SDRAM是突发式;

存取开始在一个选定的位置，并继续对一个亲

在编程顺序编程的地点数量。 AC-

正如事实开始激活命令的登记，

，然后接着是读或写命令。该

地址位注册与激活命令

用于选择银行和行访问（ BA0 ， BA1

选择银行; A0 - A12选择行）。地址位

在读或写命令被注册重合

用来选择突发存取的起始列的位置。

在SDRAM提供了可编程的读或写

的脉冲串长度的1 ，2，4 ，或8的位置，或在整页，用一个

突发终止选项。自动预充电功能可以是

使能，以提供一个自定时行预充电，在被启动，它将

色同步信号序列的末端。

256MB的SDRAM采用内部管线architec-

TURE以实现高速操作。这种架构的COM

兼容与预取结构的2n个规则，但它也

允许列地址可以在每个时钟周期改变

实现了高速的，完全随机的操作。预充电

一家银行在访问其他三家银行之一，将隐藏

在预充电周期，并提供无缝的，高速的，随机

DOM的访问操作。

该256Mb的SDRAM的设计在3.3V存储器操作

系统。自动刷新模式设置，以及一个加电

节能，省电模式。所有输入和输出都LVTTL-

兼容。

SDRAM的报价在DRAM经营取得重大进展

性能，包括能够同步突发数据

在高数据速率的自动列地址的产生，

内部银行隐藏预充电之间交错的能力

时间和能力来随意改变地址栏

关于在一个脉冲串存取的每个时钟周期。

AS4SD16M16

功能框图

AS4SD16M16

修订版1.7 09年3月2日

奥斯汀半导体公司保留更改产品或规格，恕不另行通知。

SDRAM

奥斯汀半导体公司

引脚说明

引脚数

符号

CLK

TYPE

描述

时钟： CLK由系统时钟驱动。所有的SDRAM输入

信号进行采样在CLK的上升沿。 CLK也

输入

递增内部突发计数器和控制输出

寄存器。

时钟使能： CKE激活（ HIGH）和停用（ LOW ）的

CLK信号。停用时钟提供了预充电

掉电和SLEF刷新操作（所有银行闲置），

ACTIVE POWER- DOWN （行积极参与任何银行）或时钟

停业（正在进行中突发/接入）。 CKE是

输入

除了同步设备后进入掉电和自

刷新模式，在CKE变成异步直到

退出同一模式。输入缓存器，其中包括CLK，是

在断电期间和自刷新模式禁用，提供低

备用电源。 CKE可连接到高电平。

芯片选择： CS \\能（注册LOW ）和禁用

（注册HIGH ）命令解码器。所有的命令都

蒙面当CS \\注册HIGH 。 CS \\提供了外部

在与多家银行系统，银行的选择。 CS \\在深思熟虑

的命令代码的一部分。

输入命令： WE \\ CAS \\和RAS \\ （连同CS \\ ）定义

所输入的命令。

输入/输出面膜： DQM是输入掩码信号写

访问和输出使能信号，用于读访问。输入

当DWM是写在高采样数据被屏蔽

周期。该outptu缓冲器置于高阻抗状态（两个时钟

等待时间）时， DQM是在读周期采样为高。

DQML对应DQ0 - DQ7和DQMH对应

DQ8 - DQ15 。 DQML和DQMH被认为是相同的状态时，

引用为DQM 。

银行地址输入： BA0和BA1确定哪个银行

ACTIVE ， READ，WRITE或预充电命令正在

应用。

地址输入： A0 - A12在活动进行采样

命令（行地址A0 - A12）和读/写命令

（列地址A0 -A8 ， A10与定义自动预充电），以

在各选择一个位置从存储器阵列的

银行。预充电命令时A10采样

确定是否所有银行都必须prechaged （ A10 [高] ）或银行

通过选择（ A10 [低] ）。地址输入还提供了

在加载模式寄存器命令操作码。

数据输入/输出：数据总线

AS4SD16M16

CKE

CS \\

输入

16, 17, 18

WE \\ CAS \\ ，

RAS \\

输入

15, 39

DQML ， DQMU

输入

20, 21

BA0 ， BA1

输入

23-26, 29-34, 22, 35, 36

A0 - A12

输入

2, 4, 5, 7, 8, 10, 11, 13, 42,

44, 45, 47, 48, 50, 51, 53

3, 9, 43, 49

6, 12, 46, 52

1, 14, 27

28, 41, 54

AS4SD16M16

修订版1.7 09年3月2日

DQ0 - DQ15

I / O

---

无连接：该引脚悬空。

DQ电源：隔离DQ电源芯片为改善噪声

供应

免疫力。

DQ地面：隔离DQ地面到模具的imporved噪音

供应

免疫力。

供电电源： + 3.3V ± 0.3V

供应地

奥斯汀半导体公司保留更改产品或规格，恕不另行通知。

SDRAM

奥斯汀半导体公司

功能说明

在一般情况下， 256MB的SDRAM是四银行的DRAM

该工作在3.3V和包括同步接口（所有

信号被登记在时钟信号的上升沿，则

CLK ）。每个67,108,864位银行的组织为8,192

行了512列16位。

读取和写入访问到SDRAM是突发式;

存取开始在一个选定的位置，并持续一段

在编程序列位置设定的号码。

访问开始以积极的命令的登记，

，然后接着是读或写命令。该

地址位注册与激活命令

用于选择银行和行访问（ BA0和

BA1选择银行， A0 - A12选择行）。地址位

（ A0 - A8 ）注册的具有读或写重合

命令是用来选择用于起始列位置

突发存取。

之前的正常运行中，SDRAM必须被初始化。

以下各节提供涵盖的详细信息

设备初始化，寄存器定义，命令描述

和设备操作。

选择一个突发长度，突发类型， CAS延迟时间，一个的

操作模式和写突发模式中，如图1 。

该模式寄存器通过负载模式编程

寄存器命令，并会保留存储的信息，直到

则在重新设计或设备断电。

模式寄存器的位M0 - M2指定突发长度， M3

指定脉冲串的类型（顺序或交织），M4 - M6

指定CAS延迟， M7和M8指定经营

模式， M9的指定写突发模式，并M10和M11

留作将来使用。地址A12 （ M12 ）是不确定的，但

加载模式寄存器的过程中应该被拉低。

该模式寄存器必须当所有银行都空闲，

并且控制器必须等待指定的时间开始之前

随后的操作。要么违反这些要求的

语句将导致不确定的操作。

突发长度

读取和写入访问到SDRAM中被爆为导向，

与脉冲串长度是可编程的，如图

1.突发长度确定列的最大数目

可以为一个给定的READ或WRITE被访问位置

命令。可用的突发长度的1 ，2，4 ，或8的位置

对于两个连续的和交错的脉冲串类型，并一

整页突发可用于顺序类型。在全

页面脉冲串被使用于与突发一起TERMI-

NATE命令生成任意的突发长度。

保留的国家不应该被用来作为未知的操作

化或不符合将来的版本可能会导致。

当发出一个读或写命令，块

列等于脉冲串长度被有效地选择。所有

存取对于突发发生此块中，这意味着

该会爆裂块内包装，如果边界为止。

该时钟是通过A1- A8的唯一选择，当突发长度

被设置为2 ;由A2 -A8时，突发长度设置为4 ，和

由A3 -A8时，突发长度设置为8 。其余

（至少显著）地址位（或多个）（是）用于选择起动

块内的荷兰国际集团的位置。整版阵阵内包装

如果边界到达页。

突发类型

一个给定的脉冲串内的访问可以被编程为

无论是连续或交错;这被称为脉冲串

键入并通过M3位被选中。

存取的脉冲串内的顺序由下式确定

突发长度，突发类型和起始列AD-

穿着，在表1中示出。

AS4SD16M16

初始化

SDRAM的必须启动并在prede网络斯内德初始化

方式。比那些特定网络编辑等业务程序

可能会造成理解过程把网络斯内德操作。一旦电源被应用到

VDD和VDDQ （同时）和时钟稳定（稳定

钟德网络定义为在时间限制的信号自行车

对于时钟管脚）指定，对SDRAM需要100μs的延迟

之前发行不是一个命令以外的任何命令

抑制或NOP 。这为100μs时在某个时候开始

周期和持续至少通过此期间结束时，

COMMAND抑制或NOP指令应适用。

一旦100μs的延迟已经满足与至少一个

COMMAND抑制或NOP命令已经得到了应用，

预充电命令应该被应用。所有银行必须

然后进行预充电，从而将所述设备中的所有银行

空闲状态。

一旦处于闲置状态，两个自动刷新周期必须

预制。在汽车后刷新周期完成后，

SDRAM的准备模式寄存器编程。因为

模式寄存器处于未知状态加电，它应该

之前，应用任何作战指挥被加载。

注册德网络nition

模式寄存器

该模式寄存器用来对网络网元的特定连接的C模式

对SDRAM的操作。这个定义包括

AS4SD16M16

修订版1.7 09年3月2日

奥斯汀半导体公司保留更改产品或规格，恕不另行通知。

SDRAM

奥斯汀半导体公司

AS4SD16M16

图1 ：模式寄存器定义表1 ：突发定义

BURST

长

开始

访问顺序的内爆

列类型=顺序式= INTERLEAVED

0-1

1-0

A1 A0

0 0

0-1-2-3

0 1

1-2-3-0

1-0-3-2

1 0

2-3-0-1

1 1

3-0-1-2

3-2-1-0

A2 A1 A0

0 0 0

0-1-2-3-4-5-6-7

0 0 1

1-2-3-4-5-6-7-0

1-0-3-2-5-4-7-6

0 1 0

2-3-4-5-6-7-0-1-

2-3-0-1-6-7-4-5

0 1 1

3-4-5-6-7-0-1-2

3-2-1-0-7-6-5-4

1 0 0

4-5-6-7-0-1-2-3

1 0 1

5-6-7-0-1-2-3-4

5-4-7-6-1-0-3-2

1 1 0

6-7-0-1-2-3-4-5

6-7-4-5-2-3-0-1

1 1 1

7-0-1-2-3-4-5-6

7-6-5-4-3-2-1-0

道道，道道+ 1，道道+ 2的C n + 3

n=A0-A8

Cn+4…

不支持

（位置0 -Y ）

…Cn-1,

道道通...

满

页面

(y)

注意事项：

1.对于整版访问：Y = 512

2.两个突发长度， A1 -A8选择块的两突发;

A0选择块内的起始列。

3.四的突发长度， A2 -A8选择块的四连拍;

A0 -A1的选择块内的起始列。

4.八的突发长度， A3 -A8选择块的八个突发;

A0- A2的选择块内的起始列。

5.对于全页突发，全行选择A0 -A8选择

起始列。

6.当在一个给定到达该块的边界

序列上方，所述块中的下面的访问包裹物。

7.对于一个突发长度， A0- A8选择唯一的列是

访问和模式寄存器位M3被忽略。

AS4SD16M16

修订版1.7 09年3月2日

奥斯汀半导体公司保留更改产品或规格，恕不另行通知。

SDRAM

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256 MB ： 16梅格×16 SDRAM

同步DRAM内存

特点

全军用温度（ -55°C至125°C ），可处理

配置：梅格16 ×16 （ 4梅格×16× 4组）

完全同步;所有注册的积极信号

系统时钟的边沿

内部流水线操作;列地址可以是

改变了每个时钟周期

内部银行隐藏行存取/预充电

可编程突发长度： 1 ， 2 ， 4 ， 8或整页

自动预充电，主要包括并发AUTO

预充电和自动刷新模式

自刷新模式（ IT）

64毫秒， 8192周期刷新（ IT）

＆ LT ; 24ms 8,192循环recfresh （ XT ）

写恢复（T

= “ 2 CLK ” ）

LVTTL兼容的输入和输出

单+ 3.3V ± 0.3V电源

AS4SD16M16

引脚分配

（ TOP VIEW ）

54引脚TSOP

选项

塑料包装 - OCPL *

54针TSOP （ 400万）

时间（周期时间）

7.5ns @ CL = 3 （ PC133 ）或

7.5ns @ CL = 2 （ PC100 ）

记号

901号

-75

工作温度范围

- 工业温度（ -40 ° C至85°C ）

- 工业温度加

（ -45 ° C至+ 105 ° C）

IT +

-Military温度（ -55 ° C至125°C ）

XT ***

梅格16 ×16

CON组fi guration

4梅格×16× 4银行

刷新计数

行寻址

8K （ A0 - A12 ）

银行地址

4 （ BA0 ， BA1 ）

列寻址

512 (A0-A8)

注意： “\\ ”表示低电平有效。

关键时序参数

速度

时钟

存取时间

GRADE频率CL = 2 ** CL = 3 **

-75

133兆赫

–

5.4ns

-75

100兆赫

6ns

–

*关中心的分型线

** CL = CAS （ READ ）延迟

***咨询工厂

格局

时间

1.5ns

HOLD

时间

0.8ns

欲了解更多产品信息

请访问我们的网站：

www.austinsemiconductor.com

AS4SD16M16

1.0版11/02

奥斯汀半导体公司保留更改产品或规格，恕不另行通知。

SDRAM

奥斯汀半导体公司

概述

256MB的SDRAM是高速CMOS ，动态随机

DOM存取存储器包含268435456位。这是内部

配置为四组的DRAM ，具有同步接口

面（所有信号记录在时钟的上升沿

信号CLK ）。每个67,108,864位银行的组织结构

8,192行512列16位。

读取和写入访问到SDRAM是突发式;

存取开始在一个选定的位置，并继续对一个亲

在编程顺序编程的地点数量。 AC-

正如事实开始激活命令的登记，

，然后接着是读或写命令。该

地址位注册与激活命令

用于选择银行和行访问（ BA0 ， BA1

选择银行; A0 - A12选择行）。地址位

在读或写命令被注册重合

用来选择突发存取的起始列的位置。

在SDRAM提供了可编程的读或写

的脉冲串长度的1 ，2，4 ，或8的位置，或在整页，用一个

突发终止选项。自动预充电功能可以是

使能，以提供一个自定时行预充电，在被启动，它将

色同步信号序列的末端。

256MB的SDRAM采用内部管线architec-

TURE以实现高速操作。这种架构的COM

兼容与预取结构的2n个规则，但它也

允许列地址可以在每个时钟周期改变

实现了高速的，完全随机的操作。预充电

一家银行在访问其他三家银行之一，将隐藏

在预充电周期，并提供无缝的，高速的，随机

DOM的访问操作。

该256Mb的SDRAM的设计在3.3V存储器操作

系统。自动刷新模式设置，以及一个加电

节能，省电模式。所有输入和输出都LVTTL-

兼容。

SDRAM的报价在DRAM经营取得重大进展

性能，包括能够同步突发数据

在高数据速率的自动列地址的产生，

内部银行隐藏预充电之间交错的能力

时间和能力来随意改变地址栏

关于在一个脉冲串存取的每个时钟周期。

AS4SD16M16

功能框图

AS4SD16M16

1.0版11/02

奥斯汀半导体公司保留更改产品或规格，恕不另行通知。

SDRAM

奥斯汀半导体公司

引脚说明

引脚数

符号

CLK

TYPE

描述

时钟： CLK由系统时钟驱动。所有的SDRAM输入

信号进行采样在CLK的上升沿。 CLK也

输入

递增内部突发计数器和控制输出

寄存器。

时钟使能： CKE激活（ HIGH）和停用（ LOW ）的

CLK信号。停用时钟提供了预充电

掉电和SLEF刷新操作（所有银行闲置），

ACTIVE POWER- DOWN （行积极参与任何银行）或时钟

停业（正在进行中突发/接入）。 CKE是

输入

除了同步设备后进入掉电和自

刷新模式，在CKE变成异步直到

退出同一模式。输入缓存器，其中包括CLK，是

在断电期间和自刷新模式禁用，提供低

备用电源。 CKE可连接到高电平。

芯片选择： CS \\能（注册LOW ）和禁用

（注册HIGH ）命令解码器。所有的命令都

蒙面当CS \\注册HIGH 。 CS \\提供了外部

在与多家银行系统，银行的选择。 CS \\在深思熟虑

的命令代码的一部分。

输入命令： WE \\ CAS \\和RAS \\ （连同CS \\ ）定义

所输入的命令。

输入/输出面膜： DQM是输入掩码信号写

访问和输出使能信号，用于读访问。输入

当DWM是写在高采样数据被屏蔽

周期。该outptu缓冲器置于高阻抗状态（两个时钟

等待时间）时， DQM是在读周期采样为高。

DQML对应DQ0 - DQ7和DQMH对应

DQ8 - DQ15 。 DQML和DQMH被认为是相同的状态时，

引用为DQM 。

银行地址输入： BA0和BA1确定哪个银行

ACTIVE ， READ，WRITE或预充电命令正在

应用。

地址输入： A0 - A12在活动进行采样

命令（行地址A0 - A12）和读/写命令

（列地址A0 -A8 ， A10与定义自动预充电），以

在各选择一个位置从存储器阵列的

银行。预充电命令时A10采样

确定是否所有银行都必须prechaged （ A10 [高] ）或银行

通过选择（ A10 [低] ）。地址输入还提供了

在加载模式寄存器命令操作码。

数据输入/输出：数据总线

AS4SD16M16

CKE

CS \\

输入

16, 17, 18

WE \\ CAS \\ ，

RAS \\

输入

15, 39

DQML ， DQMU

输入

20, 21

BA0 ， BA1

输入

23-26, 29-34, 22, 35, 36

A0 - A12

输入

2, 4, 5, 7, 8, 10, 11, 13, 42,

44, 45, 47, 48, 50, 51, 53

3, 9, 43, 49

6, 12, 46, 52

1, 14, 27

28, 41, 54

AS4SD16M16

1.0版11/02

DQ0 - DQ15

I / O

---

无连接：该引脚悬空。

DQ电源：隔离DQ电源芯片为改善噪声

供应

免疫力。

DQ地面：隔离DQ地面到模具的imporved噪音

供应

免疫力。

供电电源： + 3.3V ± 0.3V

供应地

奥斯汀半导体公司保留更改产品或规格，恕不另行通知。

SDRAM

奥斯汀半导体公司

功能说明

在一般情况下， 256MB的SDRAM是四银行的DRAM

该工作在3.3V和包括同步接口（所有

信号被登记在时钟信号的上升沿，则

CLK ）。每个67,108,864位银行的组织为8,192

行了512列16位。

读取和写入访问到SDRAM是突发式;

存取开始在一个选定的位置，并持续一段

在编程序列位置设定的号码。

访问开始以积极的命令的登记，

，然后接着是读或写命令。该

地址位注册与激活命令

用于选择银行和行访问（ BA0和

BA1选择银行， A0 - A12选择行）。地址位

（ A0 - A8 ）注册的具有读或写重合

命令是用来选择用于起始列位置

突发存取。

之前的正常运行中，SDRAM必须被初始化。

以下各节提供涵盖的详细信息

设备初始化，寄存器定义，命令描述

和设备操作。

选择一个突发长度，突发类型， CAS延迟时间，一个的

操作模式和写突发模式中，如图1 。

该模式寄存器通过负载模式编程

寄存器命令，并会保留存储的信息，直到

则在重新设计或设备断电。

模式寄存器的位M0 - M2指定突发长度， M3

指定脉冲串的类型（顺序或交织），M4 - M6

指定CAS延迟， M7和M8指定经营

模式， M9的指定写突发模式，并M10和M11

留作将来使用。地址A12 （ M12 ）是不确定的，但

加载模式寄存器的过程中应该被拉低。

该模式寄存器必须当所有银行都空闲，

并且控制器必须等待指定的时间开始之前

随后的操作。要么违反这些要求的

语句将导致不确定的操作。

突发长度

读取和写入访问到SDRAM中被爆为导向，

与脉冲串长度是可编程的，如图

1.突发长度确定列的最大数目

可以为一个给定的READ或WRITE被访问位置

命令。可用的突发长度的1 ，2，4 ，或8的位置

对于两个连续的和交错的脉冲串类型，并一

整页突发可用于顺序类型。在全

页面脉冲串被使用于与突发一起TERMI-

NATE命令生成任意的突发长度。

保留的国家不应该被用来作为未知的操作

化或不符合将来的版本可能会导致。

当发出一个读或写命令，块

列等于脉冲串长度被有效地选择。所有

存取对于突发发生此块中，这意味着

该会爆裂块内包装，如果边界为止。

该时钟是通过A1- A8的唯一选择，当突发长度

被设置为2 ;由A2 -A8时，突发长度设置为4 ，和

由A3 -A8时，突发长度设置为8 。其余

（至少显著）地址位（或多个）（是）用于选择起动

块内的荷兰国际集团的位置。整版阵阵内包装

如果边界到达页。

突发类型

一个给定的脉冲串内的访问可以被编程为

无论是连续或交错;这被称为脉冲串

键入并通过M3位被选中。

存取的脉冲串内的顺序由下式确定

突发长度，突发类型和起始列AD-

穿着，在表1中示出。

AS4SD16M16

初始化

SDRAM的必须启动并在prede网络斯内德初始化

方式。比那些特定网络编辑等业务程序

可能会造成理解过程把网络斯内德操作。一旦电源被应用到

VDD和VDDQ （同时）和时钟稳定（稳定

钟德网络定义为在时间限制的信号自行车

对于时钟管脚）指定，对SDRAM需要100μs的延迟

之前发行不是一个命令以外的任何命令

抑制或NOP 。这为100μs时在某个时候开始

周期和持续至少通过此期间结束时，

COMMAND抑制或NOP指令应适用。

一旦100μs的延迟已经满足与至少一个

COMMAND抑制或NOP命令已经得到了应用，

预充电命令应该被应用。所有银行必须

然后进行预充电，从而将所述设备中的所有银行

空闲状态。

一旦处于闲置状态，两个自动刷新周期必须

预制。在汽车后刷新周期完成后，

SDRAM的准备模式寄存器编程。因为

模式寄存器处于未知状态加电，它应该

之前，应用任何作战指挥被加载。

注册德网络nition

模式寄存器

该模式寄存器用来对网络网元的特定连接的C模式

对SDRAM的操作。这个定义包括

AS4SD16M16

1.0版11/02

奥斯汀半导体公司保留更改产品或规格，恕不另行通知。

SDRAM

奥斯汀半导体公司

AS4SD16M16

图1 ：模式寄存器定义表1 ：突发定义

BURST

长

开始

访问顺序的内爆

列类型=顺序式= INTERLEAVED

0-1

1-0

A1 A0

0 0

0-1-2-3

0 1

1-2-3-0

1-0-3-2

1 0

2-3-0-1

1 1

3-0-1-2

3-2-1-0

A2 A1 A0

0 0 0

0-1-2-3-4-5-6-7

0 0 1

1-2-3-4-5-6-7-0

1-0-3-2-5-4-7-6

0 1 0

2-3-4-5-6-7-0-1-

2-3-0-1-6-7-4-5

0 1 1

3-4-5-6-7-0-1-2

3-2-1-0-7-6-5-4

1 0 0

4-5-6-7-0-1-2-3

1 0 1

5-6-7-0-1-2-3-4

5-4-7-6-1-0-3-2

1 1 0

6-7-0-1-2-3-4-5

6-7-4-5-2-3-0-1

1 1 1

7-0-1-2-3-4-5-6

7-6-5-4-3-2-1-0

道道，道道+ 1，道道+ 2的C n + 3

n=A0-A8

Cn+4…

不支持

（位置0 -Y ）

…Cn-1,

道道通...

满

页面

(y)

注意事项：

1.对于整版访问：Y = 512

2.两个突发长度， A1 -A8选择块的两突发;

A0选择块内的起始列。

3.四的突发长度， A2 -A8选择块的四连拍;

A0 -A1的选择块内的起始列。

4.八的突发长度， A3 -A8选择块的八个突发;

A0- A2的选择块内的起始列。

5.对于全页突发，全行选择A0 -A8选择

起始列。

6.当在一个给定到达该块的边界

序列上方，所述块中的下面的访问包裹物。

7.对于一个突发长度， A0- A8选择唯一的列是

访问和模式寄存器位M3被忽略。

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