超前信息
AS4LC8M8S0
AS4LC4M16S0
3.3V 4Mx16和8Mx8 CMOS同步DRAM
特点
PC100 / 133兼容
组织
- 2,097,152字×8位×4银行（8M × 8）的
- 1,048,576字× 16位× 4银行（ 4M × 16 ）
完全同步
- 所有信号参考时钟的上升沿
四个内部银行通过BA0 / BA1控制（银行选择）
高速
- 133/125/100兆赫
- 5.4纳秒（ 133兆赫） / 6纳秒（ 100分之125 MHz）的时钟存取时间
低功耗
- 待机： 7.2毫瓦最大， CMOS I / O
4096刷新周期， 64毫秒刷新间隔
自动刷新和自刷新
自动和直接预充电
突发读取单一写操作
可以在每个周期断言随机列地址
LVTTL兼容的I / O
3.3V电源
JEDEC标准封装，引脚排列和功能
- 400万， 54针TSOP II
读/写数据屏蔽
可编程突发长度（ 1/2/ 4/8 /全页）
可编程突发顺序（顺序/交错）
可编程CAS延迟（ 2/3）
管脚配置
AS4LC4M16S0
V
CC
DQ0
V
CCQ
NC
DQ1
V
SSQ
NC
DQ2
V
CCQ
NC
DQ3
V
SSQ
NC
V
CC
NC
WE
CAS
RAS
CS
BA0
BA1
A10
A0
A1
A2
A3
V
CC
V
CC
DQ0
V
CCQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
CCQ
DQ5
DQ6
V
SSQ
DQ7
V
CC
LDQM
WE
CAS
RAS
CS
BA0
BA1
A10
A0
A1
A2
A3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
V
SS
DQ15
V
SSQ
DQ14
DQ13
V
CCQ
DQ12
DQ11
V
SSQ
DQ10
DQ9
V
CCQ
DQ8
V
SS
NC
UDQM
CLK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
V
SS
DQ7
V
SSQ
NC
DQ6
V
CCQ
NC
DQ5
V
SSQ
NC
DQ4
V
CCQ
NC
V
SS
NC
DQM
CLK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
引脚名称
PIN码（ S）
DQM （ 8M × 8 ）
UDQM / LDQM （ 4M × 16 ）
A0到A11
BA0 ， BA1
DQ0到DQ7 （ 8M × 8 ）
DQ0到DQ15 （ 4M × 16 ）
RAS
CAS
WE
CS
V
CC
, V
CCQ
V
SS
, V
SSQ
CLK
CKE
描述
输出禁用/写屏蔽
地址输入
银行选择输入
输入/输出
行地址选通
列地址选通
写使能
芯片选择
电源（ 3.3V ± 0.3V ）
地
时钟输入
时钟使能
AS4LC4M16S0
选购指南
符号
总线频率
最小时钟存取时间
最小建立时间
最小保持时间
最低RAS到CAS延迟
最低RAS预充电时间
备注： （ CL /吨
RCD
/t
RP
)
CL = 2
CL = 3
f
最大
t
AC
t
AC
t
S
t
H
t
RCD
t
RP
-75 （ PC133 ）
133
–
5.4
1.5
0.8
3
3
3/3/3
-8
125
–
6
2
1.0
3
3
3/3/3
-10°F （ PC100 ）
100
6
–
2
1.0
2
2
2/2/2
-10 （ PC100 ）
100
–
6
2
1.0
3
3
3/3/3
单位
兆赫
ns
ns
ns
ns
周期
周期
54引脚TSOP
4LC4M16S0
7/5/00
半导体联盟
1
版权所有2000联半导体公司。版权所有。
AS4LC4M16S0
AS4LC16M4S0
功能说明
该AS4LC8M8S0和AS4LC4M16S0是高性能的64兆位的CMOS同步动态随机存取
组织为2,097,152字×8位× 4个存储体，和1,048,576字× 16位× 4组存储器（SDRAM）器件，
分别。非常高的带宽使用，其中所有输入和输出被引用到一个流水线结构实现
一个共同的时钟上升沿。可编程突发模式可以用来读取了数据的完整页面，而不选择
新的列地址。
四大银行内部可以交替访问（读或写）在最大时钟频率为无缝交织
操作。这提供了一个显著优于异步EDO和快速页面模式的设备。
该SDRAM产品还具有可编程的模式寄存器，允许用户选择读取延迟和突发长度
和类型（顺序或交织） 。更低的延迟提高了CLK周期计算第一个数据访问，而高延迟
提高了操作的最大频率。通过此功能，灵活的性能优化，适用于各种
应用程序。
DRAM命令和功能的控制输入解码。基本命令如下：
关闭所有银行
选择行;激活银行
模式寄存器组
关闭银行
取消;断电
CBR刷新
选择列;写
选择列;读
自动预充电的读/写自刷新
64 MB DRAM器件采用400密耳的塑料TSOP II封装，具有54引脚的每个配置。两
器件具有3.3V ± 0.3V多电源和地引脚的电源电压提供低开关噪声
.
和EMI 。输入和输出都是LVTTL兼容。
逻辑框图
CLK
时钟发生器
CKE
BA0 ， BA1
A[11:0]
BANK SELECT
ROW
地址
卜FF器
模式寄存器
刷新
计数器
命令解码器
CS
RAS
CAS
WE
控制逻辑
BURST
计数器
数据控制电路
输入和输出缓冲器
闩锁电路
COLUMN
地址
卜FF器
银行
1M×16
(4096×256×16)
B组
1M×16
(4096×256×16)
C银行
1M×16
(4096×256×16)
组D
1M×16
(4096×256×16)
检测放大器
列解码器和
闩锁电路
行解码器
DQM
DQ
对于AS4LC8M8S0 ， AD银行会读8M × 8 （ 4096 × 512 × 8 ） 。
对于AS4LC4M16S0 ， DQM就会UDQM和LDQM 。
2
半导体联盟
7/5/00
AS4LC8M8S0
AS4LC4M16S0
引脚说明
针
CLK
名字
系统时钟
描述
所有操作都同步到CLK的上升沿。它也递增
突发计数器。
控制CLK输入。如果CKE为高时，下一个CLK的上升沿是有效的。
如果CKE是低电平时，内部时钟从下一个时钟暂停
周期和脉冲串地址和输出状态被冻结。拉CKE
低具有以下效果：
所有银行闲置：预充电断电和自刷新。
行活跃于任何银行：主动关闭电源。
爆/访问正在进行中：时钟暂停。
当掉电或自动自刷新模式， CKE变
异步直到退出模式。
CS
A0~A11
芯片选择
地址
启用或通过屏蔽或启用所有输入禁用设备操作
除了CLK ， CKE ， UDQM / LDQM （
×
16 ） ， DQM （
×
8).
行和列地址被复用。行地址： A0 A11 。
列地址（ 8M
×
8 ） ： A0 A8 。列地址（ 4M
×
16):
A0~A7.
存储器单元阵列被组织成4个存储体。 BA0和BA1选择哪个
内部银行将积极激活过程中，读，写，
预充电操作。
让行访问和预充电操作。当
RAS
低，排
地址被锁在CLK的上升沿。
启用列的访问。当CAS号为低电平时，起始列地址为
突发存取操作被锁定在CLK的上升沿。
允许写操作和行预充电操作。
CKE
时钟使能
BA0 ， BA1
RAS
CAS
WE
BANK SELECT
行地址选通
列地址选通
写使能
×
8 ： DQM
×
16 ： UDQM / LDQM
控制I / O缓冲器。当DQM为高电平时，输出缓冲器被禁用
在读操作和输入数据的写入期间被屏蔽
操作。 DQM延迟2个时钟，用于读取和0的时钟写入。
输出禁用/写
为
×
16 ， LDQM控制低字节（ DQ0-7 ）和UDQM控制
面膜
高字节（ DQ8-15 ） 。为
×
8 ，只有一个DQM控制8的DQ 。
UDQM和LDQM被认为是在作为参考的相同状态
DQM 。
数据输入/输出
数据输入/输出复用。为8M数据总线
×
8
DQ0 DQ7只。
DQ0~DQ15
V
DD
/V
SS
V
DDQ
/V
SSQ
电源/接地电源和地的核心逻辑和输入缓冲器。
数据输出功率/
地
电源和地对数据输出缓冲器。
7/5/00
半导体联盟
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AS4LC4M16S0
AS4LC16M4S0
COMMANDS
命令
注册
模式寄存器设置
自动刷新
刷新
条目
自
刷新退出
CKE
n-1
CKE
n
H
*
H
H
L
H
H
H
H
选择银行
所有银行
条目
出口
条目
预充电电源
Down模式
出口
写使能/输出
启用
禁止写入/输出
高-Z
L
H
H
H
L
H
H
H
L
H
H
H
H
H
H
L
H
L
CS
L
L
L
L
H
L
L
L
L
L
H
L
X
H
L
H
L
X
H
H
RAS
L
L
L
H
X
L
H
H
H
L
X
V
X
X
H
X
V
X
CAS
L
L
L
H
X
H
L
L
H
H
X
V
X
X
H
X
V
X
WE
L
H
H
H
X
H
H
L
L
L
X
V
X
X
H
X
V
X
H
X
X
X
X
7
X
X
X
X
X
X
X
X
X
X
DQM
X
X
X
X
X
X
X
X
X
X
V
X
–
–
–
–
V
V
V
L
H
L
H
X
L
H
X
X
BA0/
BA1
A10
A9–A0
–
–
–
–
行地址
COLUMN
地址
COLUMN
地址
X
X
有效
活跃
X
4
4,5
4
4,5
6
4
X
DQ
X
记
1,2
3
3
3
3
操作码
银行激活
读
写
突发停止
预充电
自动预充电禁用
自动预充电启动
自动预充电禁用
自动预充电启动
时钟暂停或
主动关机
DQM
没有操作命令
H
X
H
L
X
H
X
H
X
H
X
X
X
X
X
X
1
2
3
4
5
6
7
OP =操作码。
A0 A11和BA0 BA1程序键。
刘健只能发出时，所有银行预充电。新的命令可以刘健后发出1个时钟周期。
自动刷新功能类似于CBR DRAM刷新。然而，预充电是自动的。
所有银行预充电后自动/自刷新只能发出。
BA0 BA1 ：银行选择地址。
如果A10 / AP是高的行预充电， BA0和BA1被忽略，所有的银行都被选中。
在读，写，行活跃， prechage ：
如果BA0和BA1低，银行A被选中。
如果BA0 =低和BA1 =高， B银行被选中。
如果BA0 =高和BA1 =低， C银行被选中。
如果BA0和BA1高，银行D被选中。
在突发的读/写自动预充电，不能发出新的读/写命令在同一银行。
一个新行激活命令后可T（ T为发行
RP
/t
CK
+ BL + ）周期。
突发停止命令在每一个突发长度有效。
DQM采样CLK的上升沿。数据项可能在每个CLK被掩蔽（收件DQM延迟为0）。
数据输出面膜是活动2 CLK周期发行后。 （读DQM潜伏期为2 ） 。
4
半导体联盟
7/5/00
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