【2001年5月初步3.3V 2M×8/1M×16 CMOS同步DRAM特点组织- 1,048,576】,IC型号AS4LC2M8S0-8TC,AS4LC2M8S0-8TC PDF资料,AS4LC2M8S0-8TC经销商,ic,电子元器件-51电子网

2001年5月

初步

3.3V 2M

×

8/1M

×

16 CMOS同步DRAM

特点

组织

- 1,048,576字×8位× 2组（2M × 8）的

11行， 9列地址

- 524,288字× 16位× 2银行（ 1M × 16 ）

11行8列地址

AS4LC2M8S1

AS4LC2M8S0

AS4LC1M16S1

AS4LC1M16S0

所有信号参考时钟的上升沿，充分

同步

通过A11双控制内部银行（银行选择）

高速

- 143/125/100兆赫

- 10年7月8日ns的时钟存取时间

自动刷新和自刷新

PC100的功能

自动和直接预充电，包括并发

Autoprecharge

突发读，写/写单

在每个周期随机列地址断言，流水线

手术

LVTTL兼容的I / O

3.3V电源

JEDEC标准封装，引脚排列和功能

- 400万， 44引脚TSOP 2 （ 2M × 8 ）

- 400万， 50针TSOP 2 （ 1M × 16 ）

低功耗

- 活动： 576毫瓦最大

- 待机： 7.2毫瓦最大， CMOS I / O

2048刷新周期， 32毫秒刷新间隔

4096刷新周期， 64毫秒刷新间隔

读/写数据屏蔽

可编程突发长度（ 1/2/ 4/8 /全页）

可编程突发顺序（顺序/交错）

可编程CAS延迟（ 1/2/3 ）

管脚配置

TSOP 2

V

CC

DQ0

V

SSQ

DQ1

V

CCQ

DQ2

V

SSQ

DQ3

V

CCQ

NC

WE

CAS

RAS

CS

A11

A10

A0

A1

A2

A3

V

CC

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

25

24

23

V

SS

DQ7

V

SSQ

DQ6

V

CCQ

DQ5

V

SSQ

DQ4

V

CCQ

NC

DQM

CLK

CKE

NC

A9

A8

A7

A6

A5

A4

V

SS

V

CC

DQ0

DQ1

V

SSQ

DQ2

DQ3

V

CCQ

DQ4

DQ5

V

SSQ

DQ6

DQ7

V

CCQ

LDQM

WE

CAS

RAS

CS

A11

A10

A0

A1

A2

A3

V

CC

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

TSOP 2

50

49

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

V

SS

DQ15

DQ14

V

SSQ

DQ13

DQ12

V

CCQ

DQ11

DQ10

V

SSQ

DQ9

DQ8

V

CCQ

NC

UDQM

CLK

CKE

NC

A9

A8

A7

A6

A5

A4

V

SS

引脚名称

PIN码（ S）

DQM （ 2M × 8 ）

UDQM / LDQM （ 1M × 16 ）

A0到A10

A11

DQ0到DQ7 （ 2M

×

8)

DQ0到DQ15 （ 1M

×

16)

RAS

CAS

WE

CS

V

CC

, V

CCQ

V

SS

, V

SSQ

CLK

CKE

描述

输出禁用/写屏蔽

RA0 - 10

地址输入CA0 - 7 （ × 16 ）

CA0 - 8 （ × 8 ）

银行地址（ BA ）

输入/输出

行地址选通

列地址选通

写使能

芯片选择

电源（ 3.3V ± 0.3V ）

地

时钟输入

时钟使能

AS4LC2M8S1

和

AS4LC2M8S0

传说

CON组fi guration

刷新计数

行地址

银行地址

列地址

2M

×

8

1M

×

8

×

2银行

2K/4K

(A0 – A10)

2 （ BA）

512 (A0 – A8)

选购指南

符号

总线频率（ CL = 3 ）

最大时钟存取时间（ CL = 3 ）

最小输入建立时间

最小输入保持时间

行周期时间（CL = 3， BL = 1）

最大工作电流（ [ × 16] ， RD或

WR， CL = 3），BL = 2的

最大的CMOS待机电流，自刷新

5/21/01; v.1.1

AS4LC1M16S0

和

AS4LC1M16S1

1M

×

16

512K

×

16

×

2银行

2K/4K

(A0 – A10)

2 （ BA）

256 (A0 – A7)

–7

143

5.5

2

1.0

70

130

1

–8

125

6

2

1.0

80

100

1

–10

100

6

2

1.0

80

100

1

29 P. 1

单位

兆赫

ns

mA

f

最大

t

AC

t

S

t

H

t

RC

I

CC1

I

CC6

半导体联盟

AS4LC2M8S1

AS4LC1M16S1

功能说明

该AS4LC2M8S1 ， AS4LC2M8S0和AS4LC1M16S1 ， AS4LC1M16S0是高性能的16兆位的CMOS同步动态

组织为1048576字的随机存取存储器（SDRAM ）器件× 8位× 2组（2048行× 512列）和524288

字× 16位× 2组（2048行× 256列）分别。非常高的带宽利用流水线结构实现的，其中

所有输入和输出都参考一个共同的时钟的上升沿。可编程的突发模式可以被用来读取到一个完整的页面

数据（ 512字节为2M × 8和256字节的1M × 16 ），而选择一个新的列地址。

是由SDRAM的操作上的优点如下：（1）的能力，在高时钟频率下同步地输出数据

列地址（突发存取）的自动增量; （ 2 ）银行交织，隐藏预充电时间，达到无缝操作;

和（3）的能力，随意改变列地址在每个时钟周期期间的突发访问。

该SDRAM产品还具有可编程的模式寄存器，允许用户选择读取延迟和突发长度和类型

（顺序或交织）。更低的延迟提高了CLK周期计算第一个数据访问，而高延迟的最大改进

频率操作。此功能使适用于各种应用的灵活的性能优化。

SDRAM命令和功能，从控制输入解码。基本命令如下：

模式寄存器组

选择列;写

自动预充电的读/写

关闭银行

选择列;读

自刷新

关闭所有银行

取消;断电

选择行;激活银行

CBR刷新

这两款器件都在400密耳的塑料TSOP II型封装。该AS4LC2M8S1 / AS4LC2M8S0有44个引脚，并且AS4LC1M16S1 /

AS4LC1M16S0有50个引脚。所有器件均工作在3.3V ± 0.3V的电源。提供了用于低多电源和接地引脚

开关噪声和EMI 。输入和输出都是LVTTL兼容。

逻辑框图

CLK

时钟发生器

CKE

A11

A[10:0]

BANK SELECT

ROW

地址

卜FF器

模式寄存器

刷新

计数器

行解码器

银行A'

512K

×

16 (2048

×

256

×

16)

B银行

512K

×

16 (2048

×

256

×

16)

检测放大器

DQMU / DQML

命令解码器

CS

RAS

CAS

WE

闩锁电路

COLUMN

地址

卜FF器

BURST

计数器

输入和输出缓冲器

控制逻辑

列解码器和

闩锁电路

数据控制电路

DQ

对于AS4LC2M8S1 / AS4LC2M8S0 ，银行A和B将读取1M × 8 （ 2048 × 512 × 8 ）。

5/21/01; v.1.1

半导体联盟

29 P. 2

AS4LC2M8S1

AS4LC1M16S1

引脚说明

针

CLK

名字

系统时钟

描述

所有操作都同步到CLK的上升沿。

控制CLK输入。如果CKE为高时，下一个CLK的上升沿是有效的。

如果CKE是低电平时，内部时钟从下一个时钟暂停

周期和脉冲串地址和输出状态被冻结。如果两家银行

是空闲和CKE变低，对SDRAM将进入省电模式

从下一个时钟周期。当在掉电模式和CKE是

低，无输入命令将被确认。退出掉电

模式，提高CKE高CLK的上升沿之前。

启用或通过屏蔽或启用所有输入禁用设备操作

除了CLK ， CKE ， UDQM / LDQM （ × 16 ）， DQM （ × 8 ）。

行和列地址被复用。行地址： A0 A10 。

列地址（ 2M × 8 ）： A0 A8 。列地址（ 1M × 16 ）：

A0~A7.

存储器单元阵列被组织成2组。 A11选择哪些内部

银行将被激活。在银行激活A11被锁定，读，写，

模式寄存器组，和预充电操作。声称A11低

选择A银行; A11高选择银行B.

命令输入。

RAS ，CAS和WE ，随着CS ，定义命令是

输入。

控制I / O缓冲器。当DQM为高电平时，输出缓冲器被禁用

在读操作和输入数据的写入期间被屏蔽

操作。 DQM延迟2个时钟，用于读取和0的时钟写入。

对于× 16 ， LDQM控制的低字节（ DQ0 - 7 ）和UDQM

控制高字节（ DQ8 - 15 ）。 UDQM和LDQM是

被认为是在同一个状态时，作为DQM到统称。

数据输入/输出复用。

电源和接地核心逻辑和输入缓冲器。

电源和地对数据输出缓冲器。

CKE

时钟使能

CS

芯片选择

A0~A10

地址

A11

BANK SELECT

RAS

CAS

WE

行地址选通

列地址选通

写使能

× 8 ： DQM

× 16 ： UDQM ， LDQM

输出禁用/写屏蔽

DQ0~DQ15

V

CC

/V

SS

V

CCQ

/V

SSQ

数据输入/输出

电源/接地

数据输出电源/接地

5/21/01; v.1.1

半导体联盟

29第3页

AS4LC2M8S1

AS4LC1M16S1

操作模式

命令

模式寄存器设置

自动刷新

条目

自

刷新

银行激活

读

写

突发停止

预充电

选择银行

两家银行

条目

出口

条目

预充电电源

Down模式

出口

DQM

没有操作命令

* V =有效。

CKEN - 1 CKEN

H

L

H

L

H

L

H

X

H

L

H

X

L

H

L

H

X

CS

L

H

L

H

L

X

H

L

H

L

X

H

L

RAS

L

H

X

L

H

L

X

V

X

H

X

H

X

H

CAS

L

H

X

H

L

H

X

V

X

H

X

H

X

H

WE

L

H

X

H

L

X

V

X

H

X

H

X

H

DQM

X

V

X

A11

A10

操作码

X

A9–A0

记

1,2

3

4

4,5

4

4,5

6

出口

V

*

V

行地址

L

H

L

H

X

L

H

X

COLUMN

地址

COLUMN

地址

自动预充电禁用

自动预充电启动

自动预充电禁用

自动预充电启动

V

X

时钟暂停或

主动关机

X

7

1

2

3

4

5

6

7

OP =操作码。

A0 A11参见第5页。

刘健只能发出时，两家银行预充电，没有数据突发正在进行中。一个新的命令可以发出黄后2个时钟周期。

自动刷新功能类似于CBR DRAM刷新。然而，预充电是自动的。

两家银行预充电后自动/自刷新只能发出。

A11 ：银行选择地址。如果在读低，写，行积极和预充电，银行A被选中。

如果在这些国家高，银行B的选择。两家银行的选择和A11被忽略，如果A10是中行预充电高。

读/自动预充电写一个突发期间不能发行新的读/写/ DEAC命令相同的银行。

一个新行激活命令可以吨后发出

RP

从突发的末端。

突发停止命令在每一个突发长度，除了全页突发有效。

DQM采样CLK的上升沿。数据项可能在每个CLK被掩蔽（收件DQM延迟为0）。

数据输出面膜是活动2 CLK周期发行后。（读DQM潜伏期为2 ）。

5/21/01; v.1.1

半导体联盟

29第4页

AS4LC2M8S1

AS4LC1M16S1

模式寄存器场

地址

功能

A11~A10

俄罗斯足协

寄存器编程与MRS

A9

A8

A7

A6

A5

A4

WBL

TM

CAS

潜伏期

A3

BT

A2

A1

A0

突发长度

在刘健周期足协= 0 。

写突发长度

A9

长

程序

0

突发长度

1

单爆

突发类型

A3

TYPE

0

顺序

1

交错

A8

0

1

测试模式

A7

TYPE

0模式寄存器设置

1

0

1

CAS延迟

A4

潜伏期

0

1

0

2

1

3

X

突发长度

A0

BT = 0

0

1

2

0

4

1

8

0

1

0

1

整页

A6

0

1

A5

0

1

X

A2

0

1

A1

0

1

0

1

BT = 1

1

2

4

8

突发序列（突发长度= 4 ）

初始地址

A1

0

1

A0

0

1

0

1

0

1

2

3

顺序

1

2

3

0

1

交错

3

0

1

2

0

1

2

3

1

0

3

2

3

0

1

3

2

1

0

突发序列（突发长度= 8 ）

A2

0

1

初始地址

A1

0

1

0

1

A0

0

1

0

1

0

1

0

1

0

1

2

3

4

5

6

7

1

2

3

4

5

6

7

0

2

3

4

5

6

7

0

1

顺序

3

4

5

6

7

0

1

2

3

5

6

7

0

1

2

3

4

6

7

0

1

2

3

4

5

7

0

1

2

3

4

5

6

0

1

2

3

4

5

6

7

1

0

3

2

5

4

7

6

2

3

0

1

6

7

4

5

交错

3

4

2

5

1

6

0

7

0

6

1

5

2

4

3

5

4

7

6

1

0

3

2

6

7

4

5

2

3

0

1

7

6

5

4

3

2

1

0

5/21/01; v.1.1

半导体联盟

29第5页

2001年5月

初步

3.3V 2M

×

8/1M

×

16 CMOS同步DRAM

特点

组织

- 1,048,576字×8位× 2组（2M × 8）的

11行， 9列地址

- 524,288字× 16位× 2银行（ 1M × 16 ）

11行8列地址

AS4LC2M8S1

AS4LC2M8S0

AS4LC1M16S1

AS4LC1M16S0

所有信号参考时钟的上升沿，充分

同步

通过A11双控制内部银行（银行选择）

高速

- 143/125/100兆赫

- 10年7月8日ns的时钟存取时间

自动刷新和自刷新

PC100的功能

自动和直接预充电，包括并发

Autoprecharge

突发读，写/写单

在每个周期随机列地址断言，流水线

手术

LVTTL兼容的I / O

3.3V电源

JEDEC标准封装，引脚排列和功能

- 400万， 44引脚TSOP 2 （ 2M × 8 ）

- 400万， 50针TSOP 2 （ 1M × 16 ）

低功耗

- 活动： 576毫瓦最大

- 待机： 7.2毫瓦最大， CMOS I / O

2048刷新周期， 32毫秒刷新间隔

4096刷新周期， 64毫秒刷新间隔

读/写数据屏蔽

可编程突发长度（ 1/2/ 4/8 /全页）

可编程突发顺序（顺序/交错）

可编程CAS延迟（ 1/2/3 ）

管脚配置

TSOP 2

V

CC

DQ0

V

SSQ

DQ1

V

CCQ

DQ2

V

SSQ

DQ3

V

CCQ

NC

WE

CAS

RAS

CS

A11

A10

A0

A1

A2

A3

V

CC

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

25

24

23

V

SS

DQ7

V

SSQ

DQ6

V

CCQ

DQ5

V

SSQ

DQ4

V

CCQ

NC

DQM

CLK

CKE

NC

A9

A8

A7

A6

A5

A4

V

SS

V

CC

DQ0

DQ1

V

SSQ

DQ2

DQ3

V

CCQ

DQ4

DQ5

V

SSQ

DQ6

DQ7

V

CCQ

LDQM

WE

CAS

RAS

CS

A11

A10

A0

A1

A2

A3

V

CC

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

TSOP 2

50

49

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

V

SS

DQ15

DQ14

V

SSQ

DQ13

DQ12

V

CCQ

DQ11

DQ10

V

SSQ

DQ9

DQ8

V

CCQ

NC

UDQM

CLK

CKE

NC

A9

A8

A7

A6

A5

A4

V

SS

引脚名称

PIN码（ S）

DQM （ 2M × 8 ）

UDQM / LDQM （ 1M × 16 ）

A0到A10

A11

DQ0到DQ7 （ 2M

×

8)

DQ0到DQ15 （ 1M

×

16)

RAS

CAS

WE

CS

V

CC

, V

CCQ

V

SS

, V

SSQ

CLK

CKE

描述

输出禁用/写屏蔽

RA0 - 10

地址输入CA0 - 7 （ × 16 ）

CA0 - 8 （ × 8 ）

银行地址（ BA ）

输入/输出

行地址选通

列地址选通

写使能

芯片选择

电源（ 3.3V ± 0.3V ）

地

时钟输入

时钟使能

AS4LC2M8S1

和

AS4LC2M8S0

传说

CON组fi guration

刷新计数

行地址

银行地址

列地址

2M

×

8

1M

×

8

×

2银行

2K/4K

(A0 – A10)

2 （ BA）

512 (A0 – A8)

选购指南

符号

总线频率（ CL = 3 ）

最大时钟存取时间（ CL = 3 ）

最小输入建立时间

最小输入保持时间

行周期时间（CL = 3， BL = 1）

最大工作电流（ [ × 16] ， RD或

WR， CL = 3），BL = 2的

最大的CMOS待机电流，自刷新

5/21/01; v.1.1

AS4LC1M16S0

和

AS4LC1M16S1

1M

×

16

512K

×

16

×

2银行

2K/4K

(A0 – A10)

2 （ BA）

256 (A0 – A7)

–7

143

5.5

2

1.0

70

130

1

–8

125

6

2

1.0

80

100

1

–10

100

6

2

1.0

80

100

1

29 P. 1

单位

兆赫

ns

mA

f

最大

t

AC

t

S

t

H

t

RC

I

CC1

I

CC6

半导体联盟

AS4LC2M8S1

AS4LC1M16S1

功能说明

该AS4LC2M8S1 ， AS4LC2M8S0和AS4LC1M16S1 ， AS4LC1M16S0是高性能的16兆位的CMOS同步动态

组织为1048576字的随机存取存储器（SDRAM ）器件× 8位× 2组（2048行× 512列）和524288

字× 16位× 2组（2048行× 256列）分别。非常高的带宽利用流水线结构实现的，其中

所有输入和输出都参考一个共同的时钟的上升沿。可编程的突发模式可以被用来读取到一个完整的页面

数据（ 512字节为2M × 8和256字节的1M × 16 ），而选择一个新的列地址。

是由SDRAM的操作上的优点如下：（1）的能力，在高时钟频率下同步地输出数据

列地址（突发存取）的自动增量; （ 2 ）银行交织，隐藏预充电时间，达到无缝操作;

和（3）的能力，随意改变列地址在每个时钟周期期间的突发访问。

该SDRAM产品还具有可编程的模式寄存器，允许用户选择读取延迟和突发长度和类型

（顺序或交织）。更低的延迟提高了CLK周期计算第一个数据访问，而高延迟的最大改进

频率操作。此功能使适用于各种应用的灵活的性能优化。

SDRAM命令和功能，从控制输入解码。基本命令如下：

模式寄存器组

选择列;写

自动预充电的读/写

关闭银行

选择列;读

自刷新

关闭所有银行

取消;断电

选择行;激活银行

CBR刷新

这两款器件都在400密耳的塑料TSOP II型封装。该AS4LC2M8S1 / AS4LC2M8S0有44个引脚，并且AS4LC1M16S1 /

AS4LC1M16S0有50个引脚。所有器件均工作在3.3V ± 0.3V的电源。提供了用于低多电源和接地引脚

开关噪声和EMI 。输入和输出都是LVTTL兼容。

逻辑框图

CLK

时钟发生器

CKE

A11

A[10:0]

BANK SELECT

ROW

地址

卜FF器

模式寄存器

刷新

计数器

行解码器

银行A'

512K

×

16 (2048

×

256

×

16)

B银行

512K

×

16 (2048

×

256

×

16)

检测放大器

DQMU / DQML

命令解码器

CS

RAS

CAS

WE

闩锁电路

COLUMN

地址

卜FF器

BURST

计数器

输入和输出缓冲器

控制逻辑

列解码器和

闩锁电路

数据控制电路

DQ

对于AS4LC2M8S1 / AS4LC2M8S0 ，银行A和B将读取1M × 8 （ 2048 × 512 × 8 ）。

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AS4LC2M8S1

AS4LC1M16S1

引脚说明

针

CLK

名字

系统时钟

描述

所有操作都同步到CLK的上升沿。

控制CLK输入。如果CKE为高时，下一个CLK的上升沿是有效的。

如果CKE是低电平时，内部时钟从下一个时钟暂停

周期和脉冲串地址和输出状态被冻结。如果两家银行

是空闲和CKE变低，对SDRAM将进入省电模式

从下一个时钟周期。当在掉电模式和CKE是

低，无输入命令将被确认。退出掉电

模式，提高CKE高CLK的上升沿之前。

启用或通过屏蔽或启用所有输入禁用设备操作

除了CLK ， CKE ， UDQM / LDQM （ × 16 ）， DQM （ × 8 ）。

行和列地址被复用。行地址： A0 A10 。

列地址（ 2M × 8 ）： A0 A8 。列地址（ 1M × 16 ）：

A0~A7.

存储器单元阵列被组织成2组。 A11选择哪些内部

银行将被激活。在银行激活A11被锁定，读，写，

模式寄存器组，和预充电操作。声称A11低

选择A银行; A11高选择银行B.

命令输入。

RAS ，CAS和WE ，随着CS ，定义命令是

输入。

控制I / O缓冲器。当DQM为高电平时，输出缓冲器被禁用

在读操作和输入数据的写入期间被屏蔽

操作。 DQM延迟2个时钟，用于读取和0的时钟写入。

对于× 16 ， LDQM控制的低字节（ DQ0 - 7 ）和UDQM

控制高字节（ DQ8 - 15 ）。 UDQM和LDQM是

被认为是在同一个状态时，作为DQM到统称。

数据输入/输出复用。

电源和接地核心逻辑和输入缓冲器。

电源和地对数据输出缓冲器。

CKE

时钟使能

CS

芯片选择

A0~A10

地址

A11

BANK SELECT

RAS

CAS

WE

行地址选通

列地址选通

写使能

× 8 ： DQM

× 16 ： UDQM ， LDQM

输出禁用/写屏蔽

DQ0~DQ15

V

CC

/V

SS

V

CCQ

/V

SSQ

数据输入/输出

电源/接地

数据输出电源/接地

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AS4LC2M8S1

AS4LC1M16S1

操作模式

命令

模式寄存器设置

自动刷新

条目

自

刷新

银行激活

读

写

突发停止

预充电

选择银行

两家银行

条目

出口

条目

预充电电源

Down模式

出口

DQM

没有操作命令

* V =有效。

CKEN - 1 CKEN

H

L

H

L

H

L

H

X

H

L

H

X

L

H

L

H

X

CS

L

H

L

H

L

X

H

L

H

L

X

H

L

RAS

L

H

X

L

H

L

X

V

X

H

X

H

X

H

CAS

L

H

X

H

L

H

X

V

X

H

X

H

X

H

WE

L

H

X

H

L

X

V

X

H

X

H

X

H

DQM

X

V

X

A11

A10

操作码

X

A9–A0

记

1,2

3

4

4,5

4

4,5

6

出口

V

*

V

行地址

L

H

L

H

X

L

H

X

COLUMN

地址

COLUMN

地址

自动预充电禁用

自动预充电启动

自动预充电禁用

自动预充电启动

V

X

时钟暂停或

主动关机

X

7

1

2

3

4

5

6

7

OP =操作码。

A0 A11参见第5页。

刘健只能发出时，两家银行预充电，没有数据突发正在进行中。一个新的命令可以发出黄后2个时钟周期。

自动刷新功能类似于CBR DRAM刷新。然而，预充电是自动的。

两家银行预充电后自动/自刷新只能发出。

A11 ：银行选择地址。如果在读低，写，行积极和预充电，银行A被选中。

如果在这些国家高，银行B的选择。两家银行的选择和A11被忽略，如果A10是中行预充电高。

读/自动预充电写一个突发期间不能发行新的读/写/ DEAC命令相同的银行。

一个新行激活命令可以吨后发出

RP

从突发的末端。

突发停止命令在每一个突发长度，除了全页突发有效。

DQM采样CLK的上升沿。数据项可能在每个CLK被掩蔽（收件DQM延迟为0）。

数据输出面膜是活动2 CLK周期发行后。（读DQM潜伏期为2 ）。

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AS4LC1M16S1

模式寄存器场

地址

功能

A11~A10

俄罗斯足协

寄存器编程与MRS

A9

A8

A7

A6

A5

A4

WBL

TM

CAS

潜伏期

A3

BT

A2

A1

A0

突发长度

在刘健周期足协= 0 。

写突发长度

A9

长

程序

0

突发长度

1

单爆

突发类型

A3

TYPE

0

顺序

1

交错

A8

0

1

测试模式

A7

TYPE

0模式寄存器设置

1

0

1

CAS延迟

A4

潜伏期

0

1

0

2

1

3

X

突发长度

A0

BT = 0

0

1

2

0

4

1

8

0

1

0

1

整页

A6

0

1

A5

0

1

X

A2

0

1

A1

0

1

0

1

BT = 1

1

2

4

8

突发序列（突发长度= 4 ）

初始地址

A1

0

1

A0

0

1

0

1

0

1

2

3

顺序

1

2

3

0

1

交错

3

0

1

2

0

1

2

3

1

0

3

2

3

0

1

3

2

1

0

突发序列（突发长度= 8 ）

A2

0

1

初始地址

A1

0

1

0

1

A0

0

1

0

1

0

1

0

1

0

1

2

3

4

5

6

7

1

2

3

4

5

6

7

0

2

3

4

5

6

7

0

1

顺序

3

4

5

6

7

0

1

2

3

5

6

7

0

1

2

3

4

6

7

0

1

2

3

4

5

7

0

1

2

3

4

5

6

0

1

2

3

4

5

6

7

1

0

3

2

5

4

7

6

2

3

0

1

6

7

4

5

交错

3

4

2

5

1

6

0

7

0

6

1

5

2

4

3

5

4

7

6

1

0

3

2

6

7

4

5

2

3

0

1

7

6

5

4

3

2

1

0

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