AND8009/D
ECLinPS加
SPICE建模工具
编制：
全国禁毒秘书处Lomigora ，保罗Shockman
安森美半导体的宽带应用工程
http://onsemi.com
应用说明
客观
该套件的目标是为客户提供
足够的电路原理图和SPICE参数信息
以允许它们进行系统级互连
为ECLinPS加上逻辑的当前设备的建模
行，安森美半导体的高性能ECL家族。
该试剂盒不适合在提供必要的信息
对ECLinPS加进行电路级建模
设备。
随着160 ps的输出打包门延迟
边沿速率低至80 ps的，这个家庭的定义
先进设备的，阿廷ECL逻辑。该ECLinPS加线是
安森美半导体的高性能ECL / PECL
系列产品。
概要信息
该套件包含了典型的输入和输出
原理图，网表，以及波形用于ECLinPS
再加上设备。本应用笔记将被修改为新
设备添加。子电路模型，如输入
还是输出缓冲，封装， ESD输入和输出ESD可能
互连的子电路来模拟特定的设备
特征，如下面的图1 。块
图2图说明了一个典型的情况这可
使用此工具包中的信息进行建模。
合路器的输入引脚
针板
连接
包
模型
输入ESD
模型
输入缓冲器
模型
合路器的输出引脚
输出缓冲器
模型
输出ESD
模型
包
模型
针板
连接
图1.输入和输出引脚互连
50
W
6 “线
50
W
3 “行
50
W
10 “行
典型输入
典型输出
50
W
典型输入
典型输入
V
TT
图2.典型应用的I / O SPICE建模工具
半导体元件工业有限责任公司， 2004年
1
2004年2月 - 10牧师
出版订单号：
AND8009/D
AND8009/D
有四个端子上的所有晶体管模型：发射器，
基极，集电极和基体（偏置到V
EE
） 。它应该是
注意的是，电路可以使用单取代政府间谈判结束
随着V
BB
。表1描述了在使用的命名法
原理图和网表。
为了模拟不同的操作模式各个层面，除
V
CS
，调整相对于V
CC
。在V
CS
调整
相到V
EE
([V
EE
+ 1.1 V
$
50毫伏）
表1.原理图和网表命名
参数
V
CC
V
CCO
V
CS
V
HSTL
V
EE
GND
V
TT
IN
INB或IN
Q
QB或Q
功能说明
3.3 V FOR LVPECL或（ 0五） LVECL
1.6 V - 2.0 V HSTL输出正电源
内部基准电压（ [ VEE + 1.1 V
$
50毫伏）
HSTL内部恒压源
-3.3 V FOR LVECL或（ 0五） LVPECL
0V
V
CC
- 2 V端接飞机
TRUE INPUT TO CKT
反相输入TO CKT
CKT的真正输出
CKT的反向输出
表2.缓冲模范人物
缓冲模式
典型INBUF
OBUF01
OBUF02
OBUF03
OBUF04
OBUF05
OBUF06
OBUF07
OBUF08
OBUF09
OBUF10
OBUF11
图号
3
4
5
6
7
8
9
10
11
12
13
14
页码
6
7
8
9
10
11
12
13
14
15
16
17
输入缓冲器
典型输入缓冲器示意图（见表2）和
网表是代表结构，目前在使用
现有的设备在这个家庭。该原理图要求
此外ESD模型（图15）和包款
（见表3 ），以更精确的模型的行为。内部
输入下拉电阻器中显示的ESD网络
图15.有些设备还可以显示内部上拉
电阻TO V
CC
。请参见具体器件数据手册的引脚
和逻辑图。这是不必要的，包括静电或
对于V封装模式
BB
模型的引脚，因为V
BB
旨在作为对于大多数应用的内部节点。如果V
BB
被建模为一个外部节点，它通常是由于绕过
它是一个恒定电压，并加入ESD和封装
参数提供任何额外的好处。
输出缓冲器
输出缓冲器的原理图（见表2）和网表
可以包含温度补偿的结构，所以
只有ESD和封装模型需要添加。任何
输入或输出的驱动或驱动由一个片外
信号应包括ESD和封装模式。该
输出缓冲器显示差分输入和输出。当
模拟一个单端输出，终止或负载
电阻，封装模式， ESD结构和发射极输出
跟随器，未使用的输出的，不应该被消除，以
简化系统模型。输出缓冲器列表可以是
表2所示。
包
各种封装类型的病例模型包括以
提高了系统模型的精确度（见表3）。该
。包装模型表示的寄生效应，因为它们是
在一个引脚测量。包脚的模型应该放在
上的每个装置的输入管脚连接到一个输入模式中，所有
设备输出管脚连接到一个输出的模型，V
CC
和
V
EE
。一个模型可以在V使用
EE
脚：但不是必需的
由于电流在V
EE
销是一个常数。解释
包型模式可以在附录A中可以找到
表3.可用的软件包
封装模式
8引脚SO
8引脚TSSOP
20引脚SO
20引脚TSSOP
24引脚QFN
32引脚TQFP
52引脚LQFP
64引脚LQFP
页码
22
24
26
32
37
43
51
58
EP16缓冲模式
该EP16互联已经完全仿照
提供了一个工作的原理图和输出波形
该ECLinPS加线的例子。典型的输入缓冲器
可被驱动与所述输出缓冲器， OBUF01 。 （参见图
17 ，简化EP16 SPICE模型和图18的典型
输出波形）。
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2
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SPICE网表
该网表被组织成一组子电路。在
各子电路模型网表，模型名称后面
外部节点互连的列表。
温度补偿网络100EP
输出网表包括温度补偿
网络电路100EP风格的输出缓冲器。该电路
温度补偿网络的组件是
如图18所示用于仿真10EP样式输出这些
组件要么被删除或注释掉
子电路网表。子电路模型，如输入
或输出缓冲器，封装，输入ESD和输出ESD
应通过分层连接到电源，通过
参数如V
CC
, V
EE
等，进行适当的模拟和
没有单独连接到独立的电源。
SPICE参数信息
除了原理图和网表是对一个列表
SPICE参数在所引用的晶体管
原理图和网表。这些参数代表了一种典型的
一个给定的晶体管器件。不同的典型参数
会影响结构的DC和AC性能;但
对于造型旨在通过本说明，实际延时类型
时间是没有必要的，并且没有被建模，结果
设备参数的变化是没有意义的。该
性能级别更容易通过其他方法改变
并且将在接下来的部分讨论。电阻器
在原理图中提及的多晶硅和无
在实际电路中的寄生电容和无需
在模型中。该图表显示所需要的唯一设备
在SPICE网表。
建模信息
偏置设备的驱动程序，因为没有他们的详细介绍
电路将导致模型的大量增加
复杂性和仿真时间。相反，这些内部
参考电压（V
BB
, V
CS
, V
HSTL
等），应该是驱动
与理想的恒定电压源。
原理图和SPICE参数将提供
典型的输出波形，这可从图18中可以看出，
19和20的简单的调整，可以向所述模型
允许输出特性，以模拟条件或
附近的数据手册规范的角落。一贯
交叉点的电压需要维护。
要调整上升和下降时间：
产生预期的上升和下降时间输出压摆率
通过调节集电极负载电阻器，以改变它的栅极
尾电流。在V
CS
电压会影响到尾电流
在输出差，将与交互
负载电阻和集电极电阻决定吨
r
和T
f
在输出上。
调整在V
OH
:
调整V
OH
和V
OL
按相同的量由电平
变V
CC
。输出电平将跟随变化
V
CC
以1： 1的比例。
调整在V
OL
只是：
调整V
OL
独立于V水平
OH
按级别
增大或减小的集电极负载电阻。
注意， VOH电平也会稍有由于改变
A I
BASE
的集电极负载电阻R降。 V
OL
可以
通过改变在VCS供应而改变，并且因此
栅极电流通过电流源电阻。
摘要
包含在这个套件中的信息提供了足够的
信息来运行SPICE级系统互连
模拟。器件的输入或输出模型中提出
表4. EP和LVEP系列器件在表4中未列出，
咨询www.onsemi.com （技术支持） 。
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表4. ECLinPS加输入/输出选型表
（续）
LVEP11
LVEP14
LVEP16
LVEP17
LVEP34
LVEP56
LVEP111
LVEP210
LVEP221
LVEP222
LVEP224
8引脚SO
20引脚TSSOP
8引脚SO
20引脚TSSOP
16引脚SO *
20引脚TSSOP
32引脚LQFP
32引脚LQFP
52引脚LQFP
52引脚LQFP
64引脚LQFP
8引脚TSSOP
不适用
8引脚TSSOP
24引脚QFN
16引脚TSSOP *
24引脚QFN
不适用
不适用
不适用
不适用
不适用
IN_ESD
IN_ESD
IN_ESD
IN_ESD
IN_ESD
IN_ESD
IN_ESD
IN_ESD
IN_ESD
IN_ESD
IN_ESD
典型INBUF
典型INBUF
典型INBUF
典型INBUF
典型INBUF
典型INBUF
典型INBUF
典型INBUF
典型INBUF
典型INBUF
典型INBUF
OBUF08
OBUF03
OBUF08
OBUF03
OBUF03
OBUF01
OBUF03
OBUF03
OBUF03
OBUF03
OBUF03
OUT_ESD
OUT_ESD
OUT_ESD
OUT_ESD
OUT_ESD
OUT_ESD
OUT_ESD
OUT_ESD
OUT_ESD
OUT_ESD
OUT_ESD
*对于封装模式，请咨询制造商在www.onsemi.com （技术支持） 。
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