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a
摘要
高性能信号处理器用于通讯
系统蒸发散,图形和成像应用
超级哈佛架构
四个独立总线的双数据取,
取指令和非侵入式I / O
32位IEEE浮点计算单元 -
乘法器, ALU和移位
双端口的片上SRAM和集成I / O
外设-A完整的系统级芯片
集成多处理功能
主要特点
40 MIPS , 25 ns指令速率,单周期指令
执行
120 MFLOPS峰值, 80 MFLOPS持续性能
双数据地址发生器进行模和位
反转寻址
高效的程序序列与零开销
循环:单周期环路设置
ADSP- 2106x SHARC
DSP单片机系列
ADSP-21060/ADSP-21060L
JTAG IEEE 1149.1标准测试访问端口和
片上仿真
240引脚耐热增强型MQFP包
225 PBGA封装
32位单精度和40位扩展精度
IEEE浮点数据格式或32位固定
点数据格式
并行计算
单周期乘法和ALU并行操作
采用双存储器读/写和取指令
乘用加减法的FFT加速
蝶形运算
4 Mbit的片上SRAM
双端口供核处理器独立访问
和DMA
片外存储器接口
4 Gigawords寻址
可编程等待状态产生,页面模式
DRAM支持
双端口SRAM
块0
1座
核心处理器
定时器
指令
缓存
32
48-BIT
ADDR
ADDR
两个独立
双端口功能块
处理器端口
数据
数据
JTAG
TEST &
仿真
7
I / O端口
数据
数据
ADDR
ADDR
DAG1
8
4
32
8
DAG2
4
24
节目
SEQUENCER
24
32
IOD
48
IOA
17
PM地址总线
DM地址总线
PORT
地址总线
MUX
接口
32
PM数据总线
公共汽车
CONNECT
( PX )
DM数据总线
48
40/32
数据总线
MUX
主机端口
48
数据
注册
网络文件
倍增器
16
40-BIT
IOP
注册
(内存映射)
DMA
调节器
串口
(2)
4
6
6
36
ALU
控制,
状态&
数据缓冲区
链路端口
(6)
I / O处理器
图1.框图
SHARC是ADI公司的注册商标。
Rev. D的
信息ADI公司提供的被认为是准确和
可靠的。但是,没有责任承担由Analog Devices其
使用,也不对第三方专利或其他权利的任何侵犯
这可能是由于它的使用。没有获发牌照以暗示或
否则,在ADI公司的任何专利或专利权。
一个技术的方式, P.O. 9106箱,诺伍德,MA 02062-9106 , U.S.A.
联系电话: 781 / 329-4700
万维网网站: http://www.analog.com
传真: 781 / 326-8703
ADI公司, 2000
ADSP-21060/ADSP-21060L
DMA控制器
10 DMA通道之间的ADSP- 2106x转移
内部存储器和外部存储器,外部
外围设备,主机处理器,串行端口,或链接
端口
背景DMA传输频率为40 MHz ,并联
全速处理器执行
主处理器接口为16位和32位微处理器
主机可直接读/写ADSP- 2106x内部
内存
无缝连接的可扩展DSP多重
架构
分布式片上总线仲裁的并行总线
最多可连接六个ADSP- 2106xs加主机
六大干线港口的点至点连接和阵列
240兆字节/ s的传输速率在并行总线
240兆字节/秒的传输速度超过干线港口
串口
两个40 Mbit / s的同步串行端口
扩硬件
独立的发送和接收功能
目录
概述。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
ADSP - 21000系列核心架构。 。 。 。 。 。 。 3
ADSP - 21060 / ADSP- 21060L特点。 。 。 。 。 。 。 。 。 。 。 。 。 。 4
开发工具。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 7
引脚功能描述。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 8
目标板连接器用于EZ -ICE
探头。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 11
推荐工作条件( 5 V ) 。 13
电气特性( 5 V ) 。 。 。 。 。 。 。 。 。 。 。 13
功耗ADSP - 21060 ( 5 V ) 。 。 。 。 。 。 。 。 。 。 。 。 14
推荐工作条件( 3.3 V ) 15
电气特性( 3.3 V ) 。 。 。 。 。 。 。 。 。 。 15
功耗ADSP - 21060L ( 3.3 V ) 。 。 。 。 。 。 。 。 。 16
绝对最大额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 17
时序规范。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 17
存储器读总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 20
存储器写总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 21
同步读/写总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 22
同步读/写总线从。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 24
多总线请求和主机总线请求。 。 。 。 。 25
异步读/写主机到ADSP- 2106x 。 。 。 。 。 。 27
三态时序- Bus主站,从公交车,
HBR , SBTS
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
DMA握手。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。三十
连接端口: 1
×
CLK速度运行。 。 。 。 。 。 。 。 。 。 。 。 。 。 32
链路端口: 2
×
CLK速度运行。 。 。 。 。 。 。 。 。 。 。 。 。 。 33
串行端口。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 35
JTAG测试访问端口和仿真。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 38
输出驱动电流。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 39
功耗。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 39
测试条件。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 39
环境条件。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 42
240 - LEAD MQFP引脚配置。 。 。 。 。 。 。 。 。 。 43
包装尺寸( 240引脚MQFP ) 。 。 。 。 。 。 。 。 。 44
225球塑料球栅阵列( PBGA )
封装引脚。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 45 , 46
包装尺寸( 225球栅阵列PBGA ) 。 。 。 47
订购指南。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 47
科幻居雷什
图1. ADSP - 21060 / ADSP- 21060L框图。 。 。 。 1
图2. ADSP- 2106x系统。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 4
图3.共享内存多处理器系统。 。 。 。 。 。 。 。 6
图4. ADSP - 21060 / ADSP- 21060L内存映射。 。 。 。 。 7
图5.目标板连接器ADSP- 2106x
EZ -ICE仿真器(跳线的地方) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 11
EZ -ICE是ADI公司的注册商标。
图6为多个JTAG扫描路径连接
ADSP - 2106x系统。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 11
图7. JTAG Clocktree的多ADSP- 2106x
系统。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 12
图8.时钟输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 18
图9.复位。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 18
图10.中断。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 18
图11.定时器。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 19
图12.标志。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 19
图13.存储器读总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 20
图14.存储器写总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 21
图15.同步读/写总线主控。 。 。 。 。 。 。 23
图16.同步读/写总线从。 。 。 。 。 。 。 。 。 24
图17.多处理器总线请求和主机总线
请求。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 26
图18A 。同步REDY时机。 。 。 。 。 。 。 。 。 。 。 。 。 。 27
图18B 。异步读/写主机到
ADSP- 2106x 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 28
图19A 。三态时序(总线转换周期,
SBTS
断言) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 29
图19B 。三态时序(主机转换周期) 。 。 29
图20. DMA握手时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 31
图21.链路端口。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 34
图22.串行端口。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 36
图23.外部迟后帧同步。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 37
图24. IEEE 11499.1 JTAG测试访问端口。 。 。 。 。 。 。 38
图25.输出使能/禁用。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 40
交流测量图26.等效设备加载
(包括所有的灯具) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 40
图27.参考电压电平测量交流
(除输出启用/禁用) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 40
图28. ADSP- 2106x典型驱动电流
(V
DD
= 5 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
图29.典型输出上升时间( 10 % -90 %V
DD
)
与负载电容(V
DD
= 5 V) . . . . . . . . . . . . . . . . . . . 41
图30.典型输出上升时间( 0.8 V- 2.0 V)
与负载电容(V
DD
= 5 V) . . . . . . . . . . . . . . . . . . . 41
图31.典型的输出延迟或保持与负载电容
(在最大外壳温度)(V
DD
= 5 V) . . . . . . . . . 41
图32. ADSP- 2106x典型驱动电流
(V
DD
= 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
图33.典型输出上升时间( 10 % -90 %V
DD
)
与负载电容(V
DD
= 3.3 V) . . . . . . . . . . . . . . . . . 41
图34.典型输出上升时间( 0.8 V- 2.0 V)与负载
电容( V
DD
= 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . 42
图35.典型的输出延迟或保持与负载电容
(在最大外壳温度)(V
DD
= 3.3 V) . . . . . . . . 42
–2–
Rev. D的
ADSP-21060/ADSP-21060L
S
概述
ADSP - 21000系列核心架构
在ADSP- 2106x包括以下建筑特色
的ADSP- 21000系列核心。在ADSP - 21060的代码和
功能兼容的ADSP- 21061和ADSP- 21062 。
独立,并行计算单位
在ADSP- 21060 SHARC -超级哈佛架构的COM
计算机,是一个信号微机处理,提供了新的
能力和性能水平。在ADSP- 2106x
SHARC处理器是32位处理器的高性能优化
DSP应用。在ADSP- 2106x建立在ADSP-
21000 DSP内核,以形成一个完整的系统级芯片,加入
双端口片上SRAM和集成I / O外设支持
通过一个专用的I / O总线移植。
制作高速,低功耗的CMOS工艺中,
ADSP - 2106x具有25 ns指令周期时间和工作
在40 MIPS 。其片上指令高速缓存,处理器
可在单个周期内执行每个指令。如表一所示
业绩基准为ADSP- 2106x 。
在ADSP- 2106x SHARC代表英特的新标准
格雷申为信号的计算机,结合了高性能
浮点DSP内核集成的片上系统的特点
包括4兆位的SRAM存储器主处理器接口,
DMA控制器,串行端口,以及连接端口和并行总线
连接性无缝DSP多。
图1显示了在ADSP- 2106x的框图,示出了
下面的建筑特色:
运算单元( ALU,乘法器和移位器)配有一个
数据地址发生器( DAG1 , DAG2 )
程序定序器与指令Cache
间隔定时器
片上SRAM
外部端口用于连接片外存储器和
外设
主机端口和多处理器接口
DMA控制器
串行端口和连接端口
JTAG测试访问端口
图2示出了典型的单处理器系统。一个多
处理系统示于图3 。
表一, ADSP - 21060 / ADSP- 21060L基准( @ 40兆赫)
算术/逻辑单元( ALU ) ,乘法器和移位器的所有per-
形成单周期指令。三个单元被布置在
平行,最大限度地提高计算吞吐量。多单
功能指令执行的并行ALU和乘法器操作
系统蒸发散。这些运算单元支持IEEE 32位单
精度浮点数,扩展精度40位浮点
点,和32位定点数据格式。
ADSP-2106x
控制
地址
1个钟
CLKIN
EBOOT
LBOOT
4
IRQ
2-0
3-0
TIMEXP
LxCLK
LxACK
LxDAT
3-0
TCLK0
RCLK0
TFS0
RSF0
DT0
DR0
TCLK1
RCLK1
TFS1
RFS1
DT1
DR1
RPBA
ID
2-0
RESET
血粉
CS
BOOT
EPROM
数据
(可选)
ADDR
ADDR
内存
数据
外设
OE
(可选)
WE
确认
CS
DMA设备
(可选)
数据
3
ADDR
31-0
数据
47-0
链接
器件
(最多6个)
(可选)
RD
WR
确认
MS
3-0
页面
SBTS
SW
ADRCLK
DMAR1-2
DMAG1-2
CS
HBR
HBG
REDY
BR
1-6
注册会计师
JTAG
7
串行
设备
(可选)
串行
设备
(可选)
数据
主持人
处理器
接口
(可选)
ADDR
数据
图2. ADSP- 2106x系统
数据寄存器文件
通用数据寄存器文件用于传输数据
计算单元和数据总线之间,并用于
存储中间结果。这10口, 32个寄存器(16革命制度党
玛丽, 16个二级)注册文件,结合ADSP-
21000的哈佛结构,允许无约束的数据流
计算单元和内存之间的。
指令和两个操作数的单周期取
1024铂。复数FFT
( 4基数,用数字反向)
FIR滤波器(每点击)
IIR滤波器(每双二阶)
除( Y / X )
平方根的倒数( 1 / √x )
DMA传输速率
0.46毫秒
25纳秒
100纳秒
150纳秒
225纳秒
240兆字节/秒
18221次
1周
4个周期
6个周期
9次
在ADSP- 2106x在功能增强的哈佛结构
该数据存储器(DM)的总线传输的数据和亲
克存储器(PM)的总线传输指令和数据
(参见图1) 。凭借其独立的程序和数据存储器
总线和片上高速缓存的指令,处理器可以simulta-
neously取两个操作数和指令(从缓存) ,
所有在单个周期。
Rev. D的
–3–
ADSP-21060/ADSP-21060L
指令缓存
片外存储器和外设接口
在ADSP- 2106x包括一个片上指令缓存
使三总线操作的取指令和两个
数据值。缓存是有选择性的,只有他的指令
获取与PM总线的数据访问冲突被缓存。这
可以全速执行核心,循环操作,如
数字滤波器乘法累加和FFT蝶形处理。
数据地址发生器与硬件循环缓冲器
在ADSP- 2106x的两个数据地址产生器( DAG)的imple-
换货循环数据缓冲区中的硬件。循环缓冲器允许
的延时线和其他数据结构高效的编程
在数字信号处理所需的,并且在通常用于
数字滤波器和傅里叶变换。的两个DAG的
ADSP - 2106x含有足够的寄存器允许创建
多达32个循环缓冲区(小学16寄存器组, 16二线
元) 。使用DAG自动处理地址指针wrap-
周围,从而降低开销,提高性能,并
简化实施。循环缓冲区可以开始和结束
在任何内存位置。
灵活的指令集
在ADSP- 2106x的外部接口提供了处理器的接口
面对片外存储器和外设。 4 gigaword场外
芯片的地址空间中包含的ADSP- 2106x的统一
地址空间。独立的片上总线,用于PM地址,
PM数据, DM地址, DM数据,I / O地址和I / O
数据是在外部端口复用,以创建一个外部
用一个32位的地址总线和单个的48位系统总线
(或32位)的数据总线。
寻址的外部存储装置是由片上容易
的高位地址线,以产生存储体解码
选择信号。也为简化生成独立的控制线
plified解决了页面模式的DRAM 。在ADSP- 2106x
提供可编程存储器的等待状态和外部
内存承认管制,允许接口以DRAM
与变量访问外设,保持和禁用时间
要求。
主处理器接口
48位指令字容纳了各种并行
操作,简洁的编程。例如, ADSP-
2106x可以有条件地执行一个乘法,一个加,减法
和一个分支,在一个单一的指令。
ADSP - 21060 / ADSP- 21060L特点
在ADSP- 2106x的主机接口,可方便连接
标准微处理器总线, 16位和32位,以
很少的附加硬件。在异步传输
速度可达处理器的全时钟速率的支持。
主机接口是通过ADSP- 2106x的克斯特访问
最终端口,是内存映射到统一的地址空间。
可用于主机接口四个通道的DMA ;代码
和数据传输来实现具有低软件开销。
主处理器要求ADSP- 2106x的外部总线
与主机总线请求(HBR ),主机总线授权( HBG ) ,并
准备就绪( REDY )信号。主机可以直接读取和写入
在ADSP- 2106x的内部存储器,并且可以访问的DMA
通道设置和邮箱寄存器。向量中断支持
提供主机命令的有效执行。
DMA控制器
充实的ADSP- 21000系列核心, ADSP- 21060
增加了以下建筑特色:
双端口的片上存储器
在ADSP - 21060包含四个兆位的片上SRAM ,
组织为两个块中的每个2兆比特,其以被配置
置的用于代码和数据的存储不同的组合。
每个存储器块的双端口用于单周期的,独立的
由核心处理器访问和I / O处理器或DMA CON-
控制器。双端口存储器和独立的片上总线
允许从芯2的数据传输和一个从I / O ,所有在一
单周期。
在ADSP - 21060 ,存储器可以被配置为一个最强
的128K字的32位数据, 16位数据256千字妈妈,
80K字的48位指令(或40位的数据) ,或组合
不同的字系统蒸发散尺寸可达4兆比特。所有的
存储器可以被访问的16位, 32位,或48位的字。
一个16位浮点存储格式支持的effec-
tively加倍可存储芯片上的数据量。
32位浮点和16位之间转换浮点
点格式是在一个单一的指令完成。
而每个存储块可以存储的代码的组合和
数据访问是最有效的,当一个块存储数据,
使用DM总线传输,而另一个块存储
指令和数据,使用PM总线传输。使用
DM总线和PM总线以这种方式,与一个专用于每个
存储器块,确保单周期执行指令2的数据
接送。在这种情况下,该指令必须在可用的
缓存。单周期执行也保持时的所述一个
数据操作数传送到或从片外,通过ADSP-
2106x的外部接口。
在ADSP- 2106x的片上DMA控制器允许零
开销数据传输,无需处理器干预。该
DMA控制器独立运行无形的
处理器内核,允许DMA操作的发生,而
芯被同时执行其程序指令。
DMA传输可以发生之间的ADSP- 2106x的内部
存储器和任一外部存储器,外围设备或一个
主处理器。 DMA传输也可以的发生
ADSP- 2106x的内部存储器和串行端口或链路
端口。外部存储器和外部之间的DMA传输
外围设备是另一种选择。外部总线填塞
16位,32位或48位的字是在DMA传输完成。
可在ADSP- 2106x - 2个10通道的DMA
经由链路端口,4个通过串行端口和4经由
处理器的外部端口(适用于主处理器,其他
ADSP- 2106xs ,内存或I / O传输) 。四个额外的链接
DMA通道口与串行端口1和克斯特共享
最终端口。程序可以被下载到ADSP - 2106x
使用DMA传输。异步片外设可以
使用DMA请求/格兰特线控制两个DMA通道
(DMAR1-2,
DMAG1-2
) 。其他的DMA功能包括跨
中断的产生DMA传输和DMA完成时
链接自动链接的DMA传输。
–4–
Rev. D的
ADSP-21060/ADSP-21060L
串口
链路端口
在ADSP- 2106x具有两个同步串行端口
提供一种廉价的界面到各种各样的数字和
混合信号的外围设备。串行端口可以工作
全时钟速率的处理器的,为每个与一个最强
40 Mbit / s的妈妈的数据速率。独立的发送和接收
函数提供了串行通信更大的灵活性。
串口的数据可以自动传送到距离
芯片通过DMA内存。每个串口提供TDM
多通道模式。
串行端口可以与小端或大端操作
传输格式,与字长3位可选
32位。他们提供可选择的同步和传输
模式以及可选的
μ律
或A - law压扩。串行
端口的时钟和帧同步信号可以是内部或外部
产生的。
在ADSP- 2106x功能可提供额外6个4位链路端口
tional I / O能力。该链路端口的时钟频率每两次
周期内每一个允许每个周期传送8比特。连接端口
I / O是用于点至点的处理器间commu-特别有用
讯在多处理系统。
链路端口可以独立地和同时操作,
具有最大吞吐量240兆字节/秒的数据。连接端口
数据被打包成32位或48位的字,并可以直接读
由核心处理器或DMA传送到片上存储器。
每个链路端口具有其自己的双缓冲的输入和输出
寄存器。时钟/应答握手用于控制连接端口
接送。接送可编程为发送或
领取。
引导程序
在ADSP- 2106x提供量身定制到多强大的功能
处理DSP系统。统一的地址空间(见
图4),允许直接处理器间的每一个访问ADSP-
2106x的内部存储器。分布式总线仲裁逻辑
包含在芯片上的系统操作简单,无缝连接
含有至多6 ADSP- 2106xs和一个主处理器。主
处理器切换招致额外开销的一个周期。公共汽车
仲裁可选择为固定或旋转的优先级。总线锁定
允许不可分割
读 - 修改 - 写
序列信号量。一
向量中断提供了一种用于处理器间的命令。马克西 -
用于处理器之间数据传输的妈妈吞吐量为240兆字节/秒
在链路上的端口或外部端口。
广播写道:
让simulta-
neous发送数据到所有的ADSP- 2106xs并且可以使用
实现反射信号量。
在ADSP- 2106x的内部存储器可在引导
系统上电时,从任一个8位的EPROM中,主机proces-
SOR ,或通过链接的港口之一。选择开机
源是由控制
血粉
(引导存储器选择)
EBOOT ( EPROM引导) ,以及LBOOT (连接/主机引导)引脚。
32位和16位主处理器可用于引导。
Rev. D的
–5–
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