【a主要特点500兆赫， 2.0 ns指令周期率内部-片上DRAM内存12M位25毫米×25毫米（ 5】,IC型号ADSP-TS202SABPZ050,ADSP-TS202SABPZ050 PDF资料,ADSP-TS202SABPZ050经销商,ic,电子元器件-51电子网

主要特点

500兆赫， 2.0 ns指令周期率

内部-片上DRAM内存12M位

25毫米×25毫米（ 576球）耐热增强型球栅阵列

包

双运算模块，每个都包含一个ALU，一个多

钳子，一个移位器和寄存器文件

双整数ALU的，提供数据寻址和指针

操作

单精度IEEE 32位和扩展精度的40位

浮点数据格式和8位，16位，32位和64位

定点数据格式

集成I / O包括14通道DMA控制器，外部

口，四干线港口， SDRAM控制器，可编程

标志引脚，两个定时器，和定时器超时引脚为系统

积分

TigerSHARC系列

嵌入式处理器

ADSP-TS202S

片上的IEEE 1149.1标准的JTAG测试访问端口

仿真

片上仲裁无缝多

重点班妮科幻TS

提供高性能的静态超标量DSP

操作，优化大，要求multiproces-

SOR DSP应用

性能十分出色的DSP算法和I / O

基准（见基准测试中

表1）

支持内部之间的低开销的DMA传输

存储器，外部存储器，存储器映射的外设，

链路端口，主机处理器和其他（多处理器）

DSP的

通过非常灵活的指令简化了编程

集和高级语言友好的DSP架构

支持可扩展的多处理系统，具有低

通信开销

JTAG端口

JTAG

外

PORT

ADDR

主持人

多

PROC

SDRAM

CTRL

C总线

ARB

SOC

I / F

DMA

S-总线地址

S- BUS数据128

链路端口

OUT 8

数据

CTRL

数据的地址生成

整

ALU

节目

SEQUENCER

ADDR

取

32位× 32位

J- BUS ADDR

J- BUS数据

K-总线地址

BTB

K- BUS数据

I-总线地址

I- BUS数据

整

ALU

32位× 32位

12M BITS内部存储器

内存块

（页面缓存）

4 × CROSSBAR CONNECT

SOC总线

128

EXT DMA

REQ 4

IAB

128

移

ALU MUL

网络文件

32位× 32位

128

DAB

128

计算功能块

网络文件

32位× 32位

MUL ALU

移

图1.功能框图

TigerSHARC系列和TigerSHARC系列徽标是ADI公司的商标。

版本C

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标均为其各自所有者的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

www.analog.com

传真： 781.326.3113

2006

ADSP-TS202S

概述................................................ 3

双路计算模块............................................ 4

数据对齐缓冲器（ DAB） ................................. 4

双整数ALU （ IALU ） ....................................... 4

程序序列............................................... 5

中断控制器........................................... 5

灵活的指令集........................................ 5

DSP内存................................................ 5 .......

外部端口（片外存储器/外设接口）。 6

主机接口................................................ 6 ...

多接口...................................... 7

SDRAM控制器............................................ 7

EPROM接口.............................................. 7

DMA控制器................................................ 7 ...

链路端口（ LVDS ） ............................................. 9 ...

定时器和通用I / O ............................... 9

复位和引导............................................... 9 ..

时钟域................................................ 9 ....

电源域................................................ .. 10

筛选基准电压和时钟.................... 10

开发工具............................................. 10

评估套件................................................ .... 11

设计仿真器兼容

DSP板（目标） .......................................... 11

附加信息........................................ 11

引脚功能描述....................................... 12

表带引脚功能描述................................ 20

ADSP- TS202S -规格.................................. 21

工作条件.......................................... 21

电气特性....................................... 22

绝对最大额定值.................................. 23

包装信息........................................... 23

ESD敏感度................................................ ... 23

时序规格.......................................... 24

通用AC时序.......................................... 24

链路端口低电压，差分信号（ LVDS ）

电气特性和时序................ 30

链路端口数据输出时序........................... 31

链接端口的数据在时序............................. 34

输出驱动电流......................................... 36

测试条件................................................ .. 37

输出禁止时间........................................ 37

输出使能时间......................................... 38

电容负载........................................... 38

环境条件.................................... 40

热特性..................................... 40

576球BGA_ED引脚配置......................... 41

外形尺寸................................................ 45

表面贴装设计.......................................... 45

订购指南................................................ ..... 46

修订历史

12月6日 - 修订版。 B到C版

应用更正和补充信息：

图7 ， SCLK_VREF滤波算法.................... 10

工作条件........................................... 21

增加了片上DRAM刷新............................. 27

订购指南................................................ .. 46

版本C

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2006年12月

ADSP-TS202S

概述

在ADSP- TS202S TigerSHARC处理器是一种超per-

formance ，对于大信号静态超标量处理器优化

处理任务和通信基础设施。该DSP

结合了非常广泛的内存宽度的双运算

块支撑的浮点（ IEEE 32位和扩展

高精度40位）和定点（ 8位，16位，32位和64位）亲

cessing -设置的性能为数字信号的新标准

处理器。在TigerSHARC系列静态超标量体系结构允许

在DSP执行多达四条指令的每个周期，在执行

24个固定点（ 16位）操作或六浮点

操作。

四个独立的128位宽度的内部数据总线，每个CON-

necting的六个2M比特的存储体，使四字

28G字节的每个数据，指令和I / O访问，并提供

第二个的内存带宽。工作在500MHz ，

在ADSP- TS202S处理器核心拥有2.0 ns的指令周期

时间。利用其单指令，多数据（ SIMD ）为特色的

Tures的，在ADSP- TS202S处理器可以执行四项十亿

40位MAC或者一个十亿每秒80位的Mac电脑。

表1

显示了DSP的性能基准。

表1.通用算法的基准

在500MHz

标杆

速度

32位算法，1个十亿MACS / s的峰值性能

1K点复数FFT

（基数2 ）

18.8 μs

64K点复数FFT

（基数2 ）

2.8毫秒

（每个真正的自来水） FIR滤波器

1纳秒

[8 × 8] [ 8×8 ]的矩阵乘法（复杂峰，

浮点）

2.8 μs

16位算法，4个十亿MACS / s的峰值性能

1.9 μs

256点复数FFT

（基数2 ）

I / O DMA传输速率

外部端口

1G字节/秒

链路端口（每个）

1G字节/秒

支持硬件和软件的可编程中断控制器

洁具中断，支持电平还是边沿触发器和

支持优先级，嵌套中断

四个128位内部数据总线，每个连接到6

2M位的存储体

片上DRAM（ 12M位）

外部端口提供接口来承载proces-

感器，多空间（ DSP）的片外内存 -

映射的外设，以及外部SRAM和SDRAM

一个14通道DMA控制器

四个全双工LVDS链路端口

两个64位间隔定时器和定时器到期销

为导通的IEEE 1149.1标准的JTAG测试访问端口

片上仿真

图2

示出了具有外部典型的单处理器系统

SRAM和SDRAM 。

图4第8页

示出了一个典型的多

处理器系统。

ADSP-TS202S

RST_IN

时钟

周期

9419

1397544

0.5

1399

928

不适用

RST_OUT

POR_IN

时钟

参考

SDRAM

内存

（可选）

BOOT

EPROM

（可选）

血粉

ADDR

SCLK

SCLKRAT2–0

SCLK_V

REF

IRQ3–0

FLAG3–0

ID2–0

MSSD3–0

RAS

CAS

LDQM

HDQM

SDWE

SDCKE

MSH

HBR

HBG

B关

BRST

ADDR31–0

DATA63–0

WRH / WRL

确认

MS1–0

数据

内存

（可选）

ADDR

数据

确认

主持人

处理器

接口

（可选）

CLK

ADDR

RAS

数据

CAS

DQM

CKE

A10

缓存预装。

在ADSP - TS202S处理器代码兼容与其他

TigerSHARC处理器。

的功能框图。

第1页

显示了ADSP-

TS202S处理器的建筑块。这些模块包括：

双路计算模块，每个模块包含一个ALU的，多

钳， 64位移位器，和32字寄存器文件和关联

数据对齐缓冲器（ DABS ）

双整数ALU的（ IALUs ），每个都有自己的31字

寄存器文件进行数据处理和状态寄存器

一个程序序列器与指令对齐缓冲区

（ IAB ）和分支目标缓冲器（ BTB ）

LxACKO

LxBCMPI

CONTROLIMP1–0

BUSLOCK

TMR0E

DS2–0

JTAG

图2. ADSP- TS202S单处理器系统外部SDRAM

版本C

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2006年12月

控制

地址

数据

链接

器件

（ 4 MAX）

（可选）

SDA10

BR7–0

IORD

注册会计师

IOWR

DPA

IOEN

LxDATO3–0P/N

LxCLKOUTP / N

DMAR3–0

LxACKI

LxBCMPO

LxDATI3–0P/N

LxCLKINP / N

ADDR

数据

DMA设备

（可选）

数据

ADSP-TS202S

在TigerSHARC系列DSP采用静态超标量

体系结构。

这种架构是在超标的ADSP- TS202S亲

处理器核心可以同时执行从一个到四个32位

编码的超长指令字的指令（ VLIW ）

使用DSP的双计算块指令行。因为

DSP不在runtime-执行指令的重新排序

程序员选择哪些操作会并行执行

之前运行时的指令顺序是静态的。

除少数例外，指令线，它是否包含

一个，两个，三个，或四个32位的指令，执行与一个

通过一个周期的10深处理器流水线。

为了获得最佳的DSP程序执行，编程人员必须遵循

当编码DSP的一套指令并行规则

指令行。并行指令在一般情况下，选择

该DSP能够在每个周期中执行取决于两

指令线资源每条指令要求，并在

在该指令中使用的源和目的寄存器。该

程序员可以直接控制的三大核心部件 -

IALUs ，计算块和程序序列。

在ADSP- TS202S处理器，在大多数情况下，具有两周期

执行流水线，充分联动，所以，每当有

运算结果是对另一操作不可依赖新生

凹痕就可以了，在DSP自动插入一个或多个摊位

根据需要周期。高效编程的依赖无

指令可以消除大部分的计算和内存

传输数据的依赖关系。

此外， ADSP- TS202S处理器支持SIMD操作

系统蒸发散两种方式， SIMD计算模块和SIMD

计算。程序员可以加载两个计算块

具有相同的数据（广播分发）或不同的数据

（合并发行）。

存储中间结果。指令可以访问

在独立的寄存器文件（字对齐），在注册

集的两个（双对齐），或在每组四个（四对齐）。

ALU- ALU执行一套标准的算术能操作

ations的定点与浮点格式。这也

执行逻辑和重排操作。

乘法器，乘法器进行定点与悬空

荷兰国际集团点乘法和定点乘法和

积累。

移位- 64位移位器执行逻辑和算术

转移，位和位流处理和存储等

和提取操作。

使用这些功能，计算块可以

提供8互助每个周期的峰值和每个周期7.1的MAC

持续16位性能，并提供每人2的MAC

周期峰值，每个周期1.8的MAC持续32位perfor-

曼斯（基于FIR ）

执行6单精度浮点或执行24

固定点（ 16位）的每个周期的操作，从而提供

3G FLOPS或12.0克/ s的正常运作性能

500兆赫

执行每个周期包含2个复杂的16位MAC

数据对齐缓冲器（ DAB）

民建联是一个四字FIFO ，能够装载四核的

来自不结盟地址字数据。通常情况下，加载指令

系统蒸发散必须对齐到它们的数据大小，使得四通道的话是

从四对齐的地址加载。使用DAB显

着地提高了某些应用，如效率

FIR滤波器。

双路计算模块

在ADSP- TS202S处理器的计算模块，可

独立或联合执行计算为赎罪

GLE指令，多数据（SIMD ）引擎。该DSP能

发行高达每个计算模块2计算指令

周期，指示ALU ，乘法器，移位或执行

独立，同时操作。可以在每个计算模块

执行8个8位， 4个16位， 2个32位，或一个64位SIMD

计算与在其它块中的操作并行。

这些运算单元支持IEEE 32位单精度

浮点数，扩展精度40位浮点和

8位，16位，32位和64位定点加工。

所述计算块被称为X和Y中的组件

语法，并且每个块包含三个计算单元，一个

ALU ，乘法器，以及一个64位的移位寄存器，和一个32字

寄存器文件。

注册文件，每个计算模块已经一个多端口，

32个字的，用于传送完全正交寄存器文件

计算单元和数据总线之间，并用于数据

双整数ALU （ IALU ）

在ADSP- TS202S处理器有两个IALUs提供pow-

强大的报告生成功能，并执行许多常规 -

目的整数运算。该IALUs被称为J和

K的汇编语法，并具有以下特点：

数据和更新指针提供存储器地址

支持循环缓冲和位反转寻址

执行通用整数运算，增加

编程灵活性

包括每个IALU一个31字寄存器文件

由于地址发生器，该IALUs立即执行或间接

矩形（前，后修改）寻址。他们执行模

和无约束的比特反转操作放置在MEM-

储器地址进行模数数据缓冲器放置。每

IALU可以指定一个单核，双核或四核字访问

从内存中。

该IALUs对循环缓冲区的硬件支持，位

反向和零开销循环。循环缓冲区方便

的延时线和其他数据结构高效的编程

在数字信号处理所需的，并且它们通常是

数字滤波器和傅里叶变换使用。每个IALU亲

志愿组织注册了四个圆形的缓冲区，因此应用程序可以设置

静态超标量是ADI公司的商标。

版本C

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2006年12月

ADSP-TS202S

最多总共八个循环缓冲器。该IALUs把手地址

指针自动环绕，减少开销， increas-

水性能，并简化实施。通告

缓冲器可以开始和结束处的任何存储器位置。

由于IALU的计算管道是一个周期深厚，在

大多数情况下，整数的结果在下一个周期中提供。硬

洁具（寄存器相关性检查），会导致失速，如果结果是

在一个给定的周期不能使用。

直接在DSP有条件地执行一个乘法，一个附加和

减去两个计算模块，同时它还分行

在程序中的另一个位置。的一些主要特点

指令集包括：

代数汇编语言的语法

所有DSP ，图像和视频算法的直接支持

类型

无需切换DSP硬件的模式，因为模式

也支持的选项（例如，舍入，饱和

化，以及其他）中的指令

分支预测编码的指令;使零

开销循环

并行编码的指令行

条件执行可选的所有指令

程序和数据之间的用户自定义分区

内存

程序定序

在ADSP- TS202S处理器的程序定序器支持

以下几点：

一个灵活的亲完全中断的编程模型

编程的汇编语言和C / C ++语言;手柄

具有高吞吐量和没有中止的硬件中断

指令周期

一个10周期的指令流水线，四冲程取管

提供了6个周期执行管道的计算结果

可用操作数后两个周期

供应指令读取内存地址;该

音序器的指令对齐缓冲器（ IAB ）缓存起来

五取指令线等待执行;亲

克音序器提取从IAB的指令线

并将其分发到相应的芯成分为

执行

程序结构和程序流程管理

根据JUMP ， CALL ， RTI， RTS指令确定

系统蒸发散，环结构，条件，中断和软件

异常

分支预测和128项分支目标缓冲器

（ BTB ），以减少分支延迟的高效执行

有条件的和无条件转移指令，并

零开销循环;正确预测分支

是采取发生零开销周期，克服了

五到九级分支点球

不要求对齐的代码紧凑的代码

内存; IAB的处理比对

DSP存储器

DSP的内部存储器和外部存储器被组织成一个

统一的存储器映射，它定义了所有的位置（地址）的

在系统中的元素，如图

网络连接gure 3 。

存储器映射被分为四个存储区的主机

空间，外部存储器多处理机的空间，并且内部

存储器和除主存储器的每个存储空间，是亚

分为更小的存储空间。

在ADSP- TS202S处理器内部的内存有12M位

片上DRAM存储器，分为2M比特的6块

（ 64K字× 32位）。每块-M0 ， M2，M4 ，M6， M8，并

M10-可以存储程序指令，数据，或二者，所以应用程序

令可以配置的内存，以满足特定需求。配售

程序指令和数据在不同的存储块，

然而，使DSP以访问数据，同时执行一个

取指令。每个内存段包含一个128K位

高速缓冲存储器以实现单周期存取内部DRAM 。

六个内部的内存块连接到四个128位宽度的

通过一个横杆连接的内部总线，从而使DSP的

在同一周期中执行四个内存传输。 DSP的

内部总线架构提供的总内存带宽

每秒28G字节，使内核与I / O访问8

32位的数据字和4个32位指令的每个周期。该

DSP的灵活的存储器结构使得

DSP内核和I / O访问到不同的存储块

在同一周期

三个内存块DSP内核访问并行- 1

指令和两个数据访问

程序和数据存储器的可编程分区

所有内存为32-，64-或计划访问128位

也就是说， 16位字的DAB

中断控制器

该DSP支持嵌套与非嵌套中断。每间

中断类型在中断向量表中的寄存器。另外，各

具有在两个中断锁存寄存器和中断位

屏蔽寄存器。所有中断都固定为两种电平敏感或

边沿敏感，除了IRQ3-0硬件中断，该

是可编程的。

硬件中断和软件之间的区别DSP

洁具例外，他们处理不同。当软件

发生异常时， DSP中止了所有其他指令

指令管道。当一个硬件中断发生时， DSP

继续在指令管已经执行指令。

灵活的指令集

的128位的指令线，它可以含有多达4个32位

指令，适用于多种并行操作

简洁的编程。例如，一个指令线可以

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