【初步的技术数据摘要注：本数据表初步数据。本文件包含材料如有变更，恕不另行通知。高性能的32位/ 40】,IC型号ADSP-21469,ADSP-21469 PDF资料,ADSP-21469经销商,ic,电子元器件-51电子网

初步的技术数据

摘要

注：本数据表初步数据。本文件包含

材料如有变更，恕不另行通知。

高性能的32位/ 40位浮点处理器

对于高性能的音频处理优化

单指令多数据（SIMD）计算

架构

片上存储器- 5 Mbits的片内RAM

SHARC处理器

ADSP-21469/ADSP-21469W

代码与SHARC系列的所有其他成员兼容

在ADSP - 21469提供了450 MHz内核指令

速度与独特的audiocentric外围设备，如digi-

TAL的应用程序接口，串行端口，精确时钟

发电机， S / PDIF收发，异步采样率

转换器，输入数据端口，等等。

有关完整的订购信息，请参阅

订购指南

第56页。

核心处理器

PLL

热

二极管

定时器

指令

缓存

48-BIT

4个街区

片上存储器

5M位的RAM

JTAG测试&仿真

外部端口

数据

FL AGS

PWM

DAG1

DAG2

节目

SEQUENCER

ADDR

数据

异步

内存

接口

（ AMI ）

地址

AMI控制

DDR2控制

数据

地址

PM地址总线

DM地址总线

PM数据总线

DDR2 DRAM

调节器

DM数据总线

IOA(19)

IOD(32)

加速器

FFT

FIR

IIR

处理

元素

（ PEX ）

处理

元素

（ PEY ）

PX注册

IOP套准控制

状态， &数据缓冲器

DMA

ARBITER

链接

端口

戴路由单元

精密时钟

发电机（4）

串行端口（ 8 ）

输入数据端口/

PDAP

ASRC

两线

接口

GPIO

DPI引脚（ 14 ）

DPI路由单元

GPIO

IRQ / FLAGS

SPI端口（ 2 ）

UART

S / PDIF （ RX / TX ）

GP定时器（ 2 ）

DAI引脚（ 20 ）

数字应用接口

数字外设接口

I / O处理器

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

REV 。 PRB

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标是其各自公司的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

www.analog.com

传真： 781.326.3113

2008

ADSP-21469/ADSP-21469W

主要特点

—

处理器内核

在450 MHz内核指令速率， ADSP- 21469执行

2.7 GFLOPS / 900 MMAC翻了一番

5兆比特的片， RAM，用于由所述核心的同时访问

处理器和DMA

DDR2 DRAM接口（ 16位），以最大频操作

一半的内核时钟频率昆西

双数据地址产生器（ DAG）的有模和位

反转寻址

零开销循环与单循环回路设置， provid-

荷兰国际集团高效的程序排序

VISA （可变指令集）执行支持

单指令多数据（ SIMD ）架构

规定：

两个计算处理单元

并发执行

与其他SHARC系列成员的代码兼容性

装配水平

在并行总线和计算单元允许：

一个mul-的单周期执行（带或不带SIMD ）

乘法运算，一个ALU操作，双内存读取

或写，并取指令

在持续的内存和内核之间转移

7.2千兆字节/秒带宽

FFT加速器实现基2复数/实际输入，COM的

复杂的FFT的输出，没有核心的干预

IIR加速器进行专门的IIR滤波高per-

formance ，定点和浮点处理能力

没有核心的干预

FIR加速器执行与高端专用FIR滤波

性能，定点和浮点处理capabil-

伊蒂埃斯没有内核干预

在ADSP - 21469 ，该程序定序器可以执行代码

直接从外部存储器存储体0 （SRAM ，以及

DDR2 DRAM ）。这允许在计算给用户更多的选择

的代码和数据的存储。

的16位和32位的新的操作码除了支持

现有的48位操作码。可变指令集架构设计师用手工

tecture （ VISA ），从外部DDR2 DRAM执行

还支持内存。

初步的技术数据

可编程等待状态选项（ AMI ）： 2 31

DDR2_CLK周期

延迟线DMA引擎保持循环缓冲区

外部存储器用自来水/胶印基于读

对于同步DDR2 DRAM的16位的数据访问

对于异步存储器的8位数据的访问

4条内存选择线路允许多个外部存储器

器件

数字音频接口（ DAI），包括8个串行端口，4个

精密时钟发生器，输入数据端口，一个S / PDIF

收发信机，和一个信号路由单元

数字外设接口（ DPI ）包括两个定时器， 1

UART和两个SPI端口，以及一个两线接口端口

PCG的A和B的输出可通过DAI引脚路由

的PCG的C和D的输出可以驱动到DAI以及

DPI引脚

八双数据线串行ports-每个人都有一个时钟，帧

可以被配置为一个同步和两条数据线

接收器或发射器配对

电信TDM接口的支持，包括

较新的电话接口128 TDM通道支持

如H.100 / H.110

截至16 TDM流的支持，每128个通道

FRAME

扩选择在每个通道的基础上的TDM模式

输入数据端口（ IDP ），配置为八通道串行

串行数据和将数据或者七个通道到一个20位

宽并行数据通道

信号路由单元提供配置和灵活的CON-

各种外设和DAI / DPI之间nections

组件

4个独立的异步采样率转换器（ ASRC ）。

每个转换器具有独立的串行输入和输出端口，

一个去加重滤波器提供高达-128分贝信噪比perfor-

曼斯，立体声采样率转换器和支持左

对齐，I2S ，TDM和右对齐模式和24,20 ，

18-和16的音频数据字长度。

2标志的复用功能/ IRQ线

1标志的复用功能/ IRQ / AMI_MS引脚

1标志的复用功能/定时器到期行/ AMI_MS引脚

S / PDIF兼容的数字音频接收器/发射器支持

港口EIAJ CP- 340 （ CP -1201 ）， IEC- 958 ， AES / EBU标准

左对齐，我

S或右对齐串行数据输入，

16-， 18- ， 20-或24位字宽（发射器）

脉宽调制提供：

配置为四组，每组四个输出16路PWM输出

支持中心对齐或边沿对齐的PWM波形

PLL具有各种各样的软件和硬件的多

钳/分频比

热敏二极管监控芯片温度

可用19毫米× 19毫米PBGA封装（见

订购

指南第54页）

I / O口

两个8位的链接端口可以连接到的链路的端口

其他SHARC处理器或外围设备。链路端口是双向的

可编程端口有8条数据线，一个应答

边缘线和一条时钟线。链路端口可以在一个操作

166 MHz的最大频率。

DMA控制器支持：

36 DMA通道之间的ADSP- 21469间转移

相机内存和各种外设

DMA传输的外设时钟速度，并联

全速处理器执行

外部端口提供了16 - bit宽的无缝连接

同步DDR2 DRAM使用专用DDR2 DRAM

控制器和8位宽的异步存储器设备

使用异步存储器接口（ AMI ）

牧师PRB |

第2页56 |

2008年11月

初步的技术数据

摘要................................................. .............. 1

主要特点处理器内核................................. 2

输入/输出功能........................................... 2

目录............................................... 3 .....

修订历史................................................ ...... 3

概述................................................ 4

家庭核心架构....................................... 5

内存................................................. ............ 6

外部存储器................................................ 6 ..

输入/输出功能........................................... 7

系统设计................................................ ..... 10

开发工具.............................................. 10

附加信息......................................... 11

引脚功能描述........................................ 12

数据模式................................................ ........ 15

引导模式................................................ ........ 15

核心指令速率为CLKIN比模式............. 15

规格................................................. ........ 16

工作条件........................................... 16

电气特性........................................ 17

最大功率耗散................................. 18

绝对最大额定值................................... 18

ESD敏感度................................................ .... 18

时序规格........................................... 19

输出驱动电流.......................................... 50

测试条件................................................ ... 50

电容负载............................................... 50

热特性........................................ 51

球配置 - ADSP - 21469 ............................. 52

PBGA引脚................................................ ......... 53

外形尺寸................................................ 55

汽车产品............................................... 56

订购指南................................................ ...... 56

ADSP-21469/ADSP-21469W

修订历史

11月8日 - 修订PRB

牧师PRB |

第3页56 |

2008年11月

ADSP-21469/ADSP-21469W

概述

在ADSP- 21469 SHARC

处理器是SIMD的一员

SHARC系列DSP的功能ADI公司的超级Har-

vard架构。在ADSP- 21469是源代码兼容

与ADSP- 2126x ， ADSP- 2136x ， ADSP- 2137x和ADSP-

2116x的DSP以及与第一代ADSP- 2106x

SHARC处理器SISD （单指令单数据）

模式。在ADSP - 21469是一个32位/ 40位浮点proces-

理器的高性能音频应用优化其

大容量片上SRAM ，多个内部总线以消除I / O

瓶颈，以及创新的数字应用接口

（ DAI ）。

表1. SHARC特点

特征

频率

CORE

内部RAM

DDR2存储器接口

DDR2内存总线宽度

DMA直接从体育到外部

内存

FFT加速器

FIR加速器

IIR加速器

IDP

串口

ASRC （通道）

UART

DAI和DPI

链路端口

S / PDIF收发器

AMI接口，具有8位支持

SPI

TWI

包

描述

初步的技术数据

表2

显示性能基准测试的ADSP- 21469 。

表2处理器基准测试

速度

基准算法

（ 450兆赫）

1024点复数FFT（基数4 ，具有逆转） 20.44

μs

1.11纳秒

FIR滤波器（每点击）

IIR滤波器（每双二阶）

4.43纳秒

矩阵乘法（流水线）

[3 × 3] × [3 × 1]

10.0纳秒

[4 × 4] × [4 × 1]

17.78纳秒

除（ Y / × ）

6.67纳秒

平方根的倒数

10.0纳秒

假设在多通道SIMD模式下的两个文件

450兆赫

5级流水线

5兆位

1/2 CCLK最大

16-bits

是的

20/14引脚

是的

324-ball,

19毫米×19毫米的PBGA

在ADSP- 21469 SHARC继续在业界领先的标

集成的DSP dards ，结合高性能

32位DSP内核集成的片上系统功能。

在ADSP- 21469的框图

第1页

说明

以下的建筑特色：

两个处理元件，其每一个包括一个

ALU，乘法器，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

两个可编程间隔定时器，外部事件

计数器功能

片上SRAM

JTAG测试访问端口

在ADSP- 21469的框图

第1页

也说明了

下面的建筑特色：

· DMA控制器

数字应用接口，包括四个精密

时钟发生器（ PCG ），一个S / PDIF兼容的数字

音频接收器/发射器，具有四个独立的异步

异步的采样率转换器，输入数据端口（IDP）

与8个串行端口，8个串行接口，一个20位的paral-

LEL的输入端口（ PDAP ），以及一个灵活的信号路由单元

（ DAI SRU ）。

数字外设接口，包括两个定时器， 1

的UART ，两个串行外围接口（SPI），一个2线

接口（ TWI），以及一个灵活的信号路由单元

（ DPI SRU ）。

如图所示的功能框图。

第1页，

该

ADSP- 21469采用两个计算单位，以提供一个显

比上SHARC处理器着的性能提升

在一系列DSP算法。制作一个国家的最先进的，

高速CMOS工艺中， ADSP- 21469处理器实现

2.22 ns的450 MHz的指令周期时间。凭借其SIMD

计算硬件的ADSP- 21469可以执行

2.7 GFLOPS 。

牧师PRB |

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2008年11月

初步的技术数据

家庭核心架构

在ADSP - 21469是用汇编代码级兼容

在ADSP- 2137x ， ADSP- 2136x ， ADSP- 2126x ， ADSP -21160和

ADSP- 21161 ，并与第一代ADSP- 2106x

SHARC处理器。在ADSP- 21469万股为特色的建筑

Tures的与ADSP- 2126x ， ADSP- 2136x ， ADSP- 2137x ，和

ADSP- 2116x的SIMD SHARC处理器，如在跟着详细

几个章节。

ADSP-21469/ADSP-21469W

克和数据存储器总线和片上指令缓存，

该处理器可以同时提取4个操作数（二过

在一个赎罪每个数据总线）和一个指令（从高速缓存）中，所有

GLE周期。

指令缓存

在ADSP- 21469包括一个片上指令缓存

使三总线操作的取指令和四

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

高速缓存允许全速运行的核心，循环操作

诸如数字滤波器的乘法累加和FFT蝶形

处理。

SIMD计算引擎

在ADSP - 21469包含两个计算处理元素

该操作作为一个单指令ments ，多数据

（SIMD）引擎。的处理元件被称作PEX

和PEY ，每个包含一个ALU ，乘法器，移位器和稳压

存器文件。 PEX始终是积极的，并PEY可以通过启用

设置在MODE1寄存器中的PEYEN模式位。当此

模式被使能，相同的指令是在两个亲执行

cessing元素，但每个处理元件上操作

不同的数据。这种架构是高效的执行数学

密集型DSP算法。

进入SIMD方式也对使用方法的效果数据是反式

存储器和处理元件之间ferred 。当

SIMD模式下，数据带宽的两倍，需要维持

计算操作中的处理元素。由于

这一要求，进入SIMD模式还加倍频带 -

存储器和处理元件之间的宽度。当

使用的DAG以SIMD方式传送数据，两个数据值

转移用的存储器的每个访问或寄存器文件。

数据地址发生器具有零开销硬件

循环缓冲器支持

在ADSP- 21469的两个数据地址发生器（DAG ）是

用于间接寻址和实施循环数据

缓冲区硬件。循环缓冲区允许高效编程

需要在数字延迟线和其他数据结构明

信号处理，并在数字滤波器通常用于和

傅立叶变换。在ADSP- 21469两的DAG包含

足够的寄存器允许创建多达32个循环缓冲的中

ERS （小学16寄存器组， 16个二级）。使用DAG

自动处理地址指针环绕，减少过度

头，提高性能，并简化实施。

循环缓冲区可以开始和结束于一个存储位置。

灵活的指令集

48位指令字容纳了各种并行

操作，简洁的编程。例如，该

ADSP- 21469可以有条件地执行一个乘法，一个插件，和

在这两个处理单元，同时减去分支和fetch-

从存储器-所有荷兰国际集团多达4个32位值中的一个单

指令。

独立，并行计算单位

内的每个处理单元的一组计算单元。

所述计算单元包括一个算术/逻辑单元的

（ ALU ），乘法器和移位器。这些单位执行所有操作

系统蒸发散在单个周期。每个处理中的三个单位

元件平行排列，从而最大限度地计算

吞吐量。单一的多功能指令执行的并行

ALU和乘法运算。在SIMD模式下，并行

ALU和乘法器操作发生在这两个元素的处理

求。这些运算单元支持IEEE 32位单

精度浮点， 40位扩展精度浮点

点，和32位定点数据格式。

可变指令集架构

除了从支持标准的48位指令

以前存在的处理器SHARC系列的ADSP-

21469将支持16的新的指令和32位的加法

到现有的48位指令。此功能称为可变

指令集架构（ VISA ），是基于下探

的48位指令中的冗余/未使用的位来创建

更高效的和紧凑的代码。该程序序列会

现在支持读取这16位和32位指令，以及

除了标准的48位的指令，无论是从间

纳尔以及外部存储器。源模块将需要

使用VISA选项建立，以允许代码生成

工具来创建这些更有效的操作码。

数据寄存器文件

通用数据寄存器文件中包含的每个亲

cessing元素。之间的寄存器文件的数据传输

运算单元和数据总线，并存储中间

结果。这10个端口， 32个寄存器（16小学， 16所中学）

寄存器文件，结合ADSP- 21469增强型Har-

vard架构，允许约束之间的数据流

计算单元和内部存储器。 PEX中的寄存器

被称为R0- R15和在PEY为S0- S15。

FFT加速器

FFT加速器实现基2复数/实际输入，COM的

复杂的FFT的输出，没有核心的干预。

指令和四操作数的单周期取

在ADSP- 21469功能在增强的哈佛结构

该数据存储器（DM）的总线传输的数据和亲

克存储器（PM）的总线传输指令和数据

（见

图1第1页）。

与ADSP- 21469的单独亲

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2008年11月