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摘要

初步的技术数据

高性能的32位/ 40位浮点处理器

对于高性能的音频处理优化

单指令多数据（SIMD）计算

架构

片上内存0.5M的片上SRAM和专用位

片上掩膜可编程的ROM 2M位

代码与SHARC系列的所有其他成员兼容

在ADSP - 21375提供了266 MHz内核指令

速度与独特的音频为中心的外设，如digi-

TAL的应用程序接口，串行端口，精确时钟

发电机和更多。有关完整的订购信息，

SEE

订购指南第42页

SHARC

处理器

ADSP-21375

CORE PRO处理器

INSTRUCTIO

缓存

32× 48位

4个街区华氏度

片上存储器

0. 5M位的RAM ， 2M位ROM

JTAG牛逼EST &仿真

定时器

DAG 1

8X4X32

DAG2

8X4X32

节目

SE序器

ADDR

数据

FLAGS4-15

外部端口

P M A D D RE SS部总

Dm的DD ES S B美

PM DA TA B美

SDRAM

CO NTRO LLER

异步

MEMO RY

接口

IO A（ 24 ）

我OD（ 32 ）

CONTRO L销

数据

控制

地址

D M D A TA B美

过程ING

元素

（ PEX ）

处理

元素

（ PEY ）

PX注册

IOP寄存器（存储器映射）

CONTRO L，状态， &数据缓冲器

DMA控制器

（ 24通道）

MEMO RY -TO -MEMORY

的DMA （2）

戴路由单元

DPI路由单元

串行端口（ 4 ）

输入数据POR T /

PDAP

DAI引脚

SPI端口（ 2 ）

两线

接口

DPI引脚

GP IO标志/

IRQ / TIMEXP

的UART （1）

精密CLO CK

发电机（4）

定时器（ 2 ）

数字应用接口

DIGITAL PERIP HERAL INTE RFACE

I / O处理器

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

REV 。 PRB

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标是其各自公司的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

www.analog.com

传真： 781.326.8703

ADSP-21375

主要特性 - 处理器内核

在266兆赫（ 3.75纳秒）内核指令速率， ADSP- 21375

执行1.596 GFLOPS / 533 MMAC翻了一番

0.5M位片上， SRAM，用于由所述核心的同时访问

处理器和DMA

2M位片，掩膜可编程，只读存储器

双数据地址产生器（ DAG）的有模和位

反转寻址

零开销循环与单循环回路设置， provid-

荷兰国际集团高效的程序排序

单指令多数据（ SIMD ）架构

规定：

两个计算处理单元

并发执行

与其他SHARC系列成员的代码兼容性

装配水平

在并行总线和计算单元允许：了正弦

乘法的GLE周期执行（带或不带SIMD ）

操作中， ALU运算，双内存读取或

写和取指令

在持续的4.25G的内存和核心之间转移

字节/秒带宽为266 MHz内核指令速率

初步的技术数据

截至8 TDM流的支持，每128个通道

FRAME

扩选择在每个通道的基础上的TDM模式

输入数据端口，配置为八个信道的串行数据的

或者七个通道的串行数据和多达20位的宽

并行数据通道

信号路由单元提供配置和灵活的CON-

所有DAI / DPI组件之间nections

2标志的复用功能/ IRQ线

1标志的复用功能/定时器到期行/ MS引脚

1标志的复用功能/ IRQ / MS引脚

基于ROM的安全特性包括：

JTAG存取存储器允许有一个64位的密钥

可以分配来限制受保护的存储器区域

在程序控制下访问敏感代码

PLL具有各种各样的软件和硬件的多

钳/分频比

双电压： 3.3 V的I / O ， 1.2V的核心

提供208引脚MQFP封装（见

订购指南

第42页）

I / O口

DMA控制器支持：

24 DMA通道之间的ADSP- 21375间转移

相机内存和各种外设

32位DMA传输的外设时钟速度，并行

用全速处理器执行

16位宽的外部端口提供了无缝连接

同步（ SDRAM）和异步存储器

器件

可编程等待状态选择： 2 31 SDCLK周期

延迟线DMA引擎保持循环缓冲器中克斯特

相机内存用自来水/胶印基于读

SDRAM 133 MHz的访问和异步的访问

42.25 MHz的

4条内存选择线路允许多个外部存储器

器件

数字应用接口（ DAI）包括四个串行端口，

4精密时钟发生器的输入数据端口，和一个

信号路由单元

数字外设接口（ DPI ）包括两个定时器， 1

UART和两个SPI端口，以及一个两线接口端口

的PCG的C和D的输出可以驱动到DPI引脚

四双数据线，在高达33M运行串行端口

位/秒，在每个数据线 - 每个都有一个时钟，帧同步和

可以被配置为接收器或两条数据线

发射器对

电信TDM接口的支持，包括

较新的电话接口128 TDM通道支持

如H.100 / H.110

REV 。 PRB

|页42 2 | 2005年12月

初步的技术数据

摘要................................................. ............... 1

主要特点 - 处理器内核.................................. 2

输入/输出功能............................................ 2

概述................................................ ..4

ADSP- 21375系列核心架构....................... 4

ADSP- 21375内存............................................. 5

外部存储器................................................ 5 ...

ADSP - 21375的输入/输出功能........................... 7

系统设计................................................ 9 .......

开发工具................................................ 9

引脚功能描述........................................ 12

数据模式................................................ ........ 15

引导模式................................................ ........ 15

核心指令速率为CLKIN比模式............. 15

ADSP- 21375规格....................................... 16

推荐工作条件....................... 16

电气特性........................................ 16

绝对最大额定值................................... 17

最大功率耗散................................. 17

ESD敏感度................................................ .... 17

时序规格........................................... 17

输出驱动电流.......................................... 39

测试条件................................................ ... 39

电容负载............................................... 39

热特性........................................ 40

208引脚MQFP引脚............................................ 41

封装尺寸................................................ 42

订购指南................................................ ...... 42

ADSP-21375

修订历史

从A蛋白12月5日 - 修订版改为PRB 。

改进

图1 ，功能框图， .................. 1

在最后一段SDRAM行地址，例如

SDRAM

控制器................................................. .............. 6

额外

两线接口端口（ TWI ） .......................... 9

额外

TWI控制器时序.................................. 37

REV 。 PRB

|第42 3 | 2005年12月

ADSP-21375

概述

在ADSP- 21375 SHARC处理器是SIMD的成员

SHARC系列DSP的功能ADI公司的超级Har-

vard架构。在ADSP- 21375是源代码兼容

与ADSP- 2126x ， ADSP- 2136x和ADSP- 2116x的DSP作为

以及与第一代ADSP- 2106x SHARC处理器

SISD （单指令单数据）模式。在ADSP- 21375

是一个32位/ 40位浮点处理器优化的高

高性能汽车音频应用其大导通

片上SRAM和掩膜可编程ROM ，多个内部

公交车来消除I / O瓶颈，以及创新的数字

应用程序接口（ DAI）。

如图所示的功能框图。

第1页，

该

ADSP- 21375采用两个计算单位，以提供一个显

比上SHARC处理器着的性能提升

在一系列DSP算法。制作一个国家的最先进的，

高速CMOS工艺中， ADSP- 21375处理器实现

3.75 ns的266 MHz的指令周期时间。凭借其SIMD

计算硬件的ADSP- 21375可以执行1.596

GFLOPS运行在266兆赫。

表1

显示性能基准测试的ADSP- 21375 。

表1. ADSP- 21375基准（ 266兆赫）

速度

基准算法

（ 266兆赫）

1024点复数FFT（基数4，具有逆转） 34.5

μs

FIR滤波器（每点击）

1.88纳秒

IIR滤波器（每双二阶）

7.5纳秒

矩阵乘法（流水线）

[3x3] × [3x1]

16.91纳秒

[4x4] × [4x1]

30.07纳秒

除（ Y / × ）

11.27纳秒

平方根的倒数

16.91纳秒

初步的技术数据

片上掩膜可编程ROM（ 2M比特）

JTAG测试访问端口

在ADSP- 21375的框图

第1页

也说明了

下面的建筑特色：

· DMA控制器

四个全双工的串行端口

数字应用接口，包括四个精密

时钟发生器（PCG ），输入数据端口（IDP），四

串行端口，8个串行接口，一个16位的并行输入

端口（ PDAP ），以及一个灵活的信号路由单元（DAI SRU）。

数字外设接口，包括两个定时器， 1

的UART ，两个串行外围接口（SPI），两线

接口（ TWI），以及一个灵活的信号路由单元（每英寸点数

SRU ）。

ADSP- 21375系列核心架构

在ADSP - 21375是用汇编代码级兼容

在ADSP- 2136x ， ADSP- 2126x ， ADSP -21160和ADSP- 21161 ，

和与第一代ADSP- 2106x SHARC处理器。

与ADSP-的ADSP- 21375股建筑特色

2126x ， ADSP- 2136x和ADSP- 2116x SHARC SIMD proces-

感器，如在以下部分中详细描述。

SIMD计算引擎

在ADSP- 21375包含两个计算处理元素

该操作作为单指令多数据ments （SIMD）

引擎。的处理元件被称作PEX和PEY

每个包含一个ALU ，乘法器，移位器和寄存器文件。

PEX始终是积极的，并PEY可以通过设置来启用

在MODE1寄存器PEYEN模式位。当该模式是

使能，相同的指令是在两个处理元素执行

内，但在每一个处理单元上操作的不同数据。

这种架构是高效的执行数学运算密集型DSP

算法。

进入SIMD方式也对使用方法的效果数据是反式

存储器和处理元件之间ferred 。当

SIMD模式下，数据带宽的两倍，需要维持

计算操作中的处理元素。由于

这一要求，进入SIMD模式还加倍频带 -

存储器和处理元件之间的宽度。当

使用的DAG以SIMD方式传送数据，两个数据值

转移用的存储器的每个访问或寄存器文件。

假设在多通道SIMD模式下的两个文件

在ADSP- 21375 SHARC继续行业领先的标

集成的DSP dards ，结合高性能

32位DSP内核集成的片上系统功能。

在ADSP- 21375的框图

第1页，

说明

以下的建筑特色：

两个处理元件，其每一个包括一个

ALU ，乘法器，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

两个可编程间隔定时器，外部事件

计数器功能

片上SRAM （ 0.5M位）

独立，并行计算单位

内的每个处理单元的一组计算单元。

所述计算单元包括一个算术/逻辑单元的

（ ALU ），乘法器和移位器。这些单位执行所有操作

系统蒸发散在单个周期。每个处理中的三个单位

元件平行排列，从而最大限度地计算

吞吐量。单一的多功能指令执行的并行

ALU和乘法运算。在SIMD模式下，并行

ALU和乘法器操作发生在这两个元素的处理

REV 。 PRB

|第42 4 | 2005年12月

初步的技术数据

求。这些运算单元支持IEEE 32位单

精度浮点， 40位扩展精度浮点

点，和32位定点数据格式。

ADSP-21375

片上存储器

在ADSP- 21375包含0.5兆比特的内部RAM和

2兆的内部掩膜可编程的ROM 。每块

可用于代码和数据的不同组合来配置

存储（见

表2第6页）。

每个存储块支持

单周期，由核心处理器独立访问和I / O的

处理器。在ADSP- 21375的内存架构，在组合

化有其独立的片上总线，允许两个数据传输

从芯和一个来自I / O处理器，在一个周期。

在ADSP- 21375的， SRAM可被配置为最大的

16K字的32位数据， 16位的数据， 10.9K字32K字

的48位指令（或40位的数据），或者differ-组合

耳鼻喉科字尺寸高达0.5兆。所有的存储器的可

访问的16位， 32位， 48位，或64位的字。 16位悬空

荷兰国际集团点的存储格式支持，有效地加倍

这可以被存储在片内的数据量。转变

32位浮点和16位浮点换间

垫是在单个指令中执行。虽然每个内存

块可以存储代码的组合和数据访问是

最有效时使用的DM总线为一个块存储数据

利用传输，而另一个块存储指令和数据的

在PM总线传输。

使用DM总线和PM总线，有一个公交专用于

每个存储器块，确保单周期执行两个

数据传输。在这种情况下，指令必须是可用的

缓存。

数据寄存器文件

通用数据寄存器文件中包含的每个亲

cessing元素。之间的寄存器文件的数据传输

运算单元和数据总线，并存储中间

结果。这10个端口， 32个寄存器（16小学， 16所中学）

寄存器文件，结合ADSP- 2136x增强Har-

vard架构，允许约束之间的数据流

计算单元和内部存储器。 PEX中的寄存器

被称为R0- R15和在PEY为S0- S15。

指令和四操作数的单周期取

在ADSP- 21375功能在增强的哈佛结构

该数据存储器（DM）的总线传输的数据和亲

克存储器（PM）的总线传输指令和数据

（见

图1第1页）。

与ADSP- 21375的单独亲

克和数据存储器总线和片上指令缓存，

该处理器可以同时提取4个操作数（二过

在一个赎罪每个数据总线）和一个指令（从高速缓存）中，所有

GLE周期。

指令缓存

在ADSP- 21375包括一个片上指令缓存

使三总线操作的取指令和四

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

高速缓存允许全速执行核心，循环操作

诸如数字滤波器的乘法累加和FFT蝶形

处理。

外部存储器

在ADSP - 21375 SHARC处理器的外部端口提供了高

性能，无缝连接到各种业界

标准存储器设备。在16位宽的总线可以用于

接口来同步和/或异步存储器设备

通过使用它的单独的内部存储器控制器：所述

第一个是SDRAM控制器的业界标连接

准同步DRAM设备和DIMM （双列直插式

存储器模块），而第二个是异步MEM-

储器控制器，用来接口到各种存储器

设备。四个内存选择引脚使多达四个独立的

设备共存，支持同步的任何期望的组合

和异步设备类型。非SDRAM

外部存储器的地址空间中示出

表3中。

数据地址发生器具有零开销硬件

循环缓冲器支持

在ADSP- 21375的两个数据地址发生器（DAG ）是

用于间接寻址和实施循环数据

缓冲区硬件。循环缓冲区允许高效编程

需要在数字延迟线和其他数据结构明

信号处理，并在数字滤波器通常用于和

傅立叶变换。在ADSP- 21375两的DAG包含

足够的寄存器允许创建多达32个循环缓冲的中

ERS （小学16寄存器组， 16个二级）。使用DAG

自动处理地址指针环绕，减少过度

头，提高性能，并简化实施。

循环缓冲区可以开始和结束于一个存储位置。

外部存储器执行

在ADSP - 21375 ，该程序定序器可以执行代码

直接从外部存储器（ SRAM，SDRAM ）。这允许

减少在内部存储器的大小，从而减小了管芯

区。它还允许更快的代码开发。与外部

执行程序速度较慢，因为48位的运行指令

系统蒸发散在零件从耦合一个16位外部总线取

与SDRAM取指令的固有延迟。

从外部存储器取指令一般取

每条指令的三个核心时钟周期。

灵活的指令集

48位指令字容纳了各种并行

操作，简洁的编程。例如，该

ADSP- 21375可以有条件地执行一个乘法，一个插件，和

在这两个处理单元，同时减去分支和fetch-

从存储器-所有荷兰国际集团多达4个32位值中的一个单

指令。

ADSP- 21375 MEMORY

在ADSP- 21375增加了以下建筑特色

在SIMD SHARC系列处理器。

REV 。 PRB

|第42 5 | 2005年12月

SHARC处理器

ADSP-21371/ADSP-21375

摘要

高性能的32位/ 40位浮点处理器

对于高性能的音频处理优化

单指令多数据（SIMD）计算

架构

片上存储器，片上SRAM ADSP- 21371-1M位

和片上掩膜可编程ROM的4M位

片上存储器，片内的ADSP- 21375-0.5M位

片上可编程ROM的SRAM和2M位

代码与SHARC系列的所有其他成员兼容

在ADSP - 21371 / ADSP- 21375处理器，可带

200/266 MHz内核指令速率具有独特audiocen-

TRIC外围设备，如数字应用接口，

S / PDIF收发器，串行端口，精密时钟发生器，

多。有关完整的订购信息，请参阅

命令─

在第52荷兰国际集团指南。

专用音频组件

ADSP - 21371 -S / PDIF兼容的数字音频

接收器/发送器

该工作在高达ADSP - 21371-8双数据线串口

50 Mbps的每个数据行 - 每个人都有一个时钟，帧

可以被配置为一个同步和两条数据线

接收器或发射器配对

配置为四组，每组四个输出16路PWM输出

基于ROM的安全功能包括

JTAG存取存储器允许有一个64位的密钥

可以分配来限制受保护的存储器区域

在程序控制下访问敏感代码

PLL具有各种各样的软件和硬件的多

钳/分频比

可在一个208引脚封装LQFP_EP

内部存储器

SIMD核心

指令

缓存

第5阶段

SEQUENCER

块0

的RAM / ROM的

1座

的RAM / ROM的

BLOCK 2

内存

3座

内存

DAG1/2

定时器

DMD 64位

PMD 64位

B0D

64-BIT

B1D

64-BIT

B2D

64-BIT

B3D

64-BIT

PEX

PEY

核心巴士

横栏

内部存储器I / F

PMD 64位

环保署总线48位

IODO 32位

FLAGx / IRQx /

TMREXP

JTAG

外设总线

32-BIT

IOD1

32-BIT

IOD0 BUS

MTM /

DTCP

外设总线

核心PCG

FLAGS C-D

定时器

1-0

TWI

SPI / B

UART

PCG

A-D

S / PDIF IDP / SPORT

TX / RX PDAP

7-0

核心PWM

标记3-0

AMI

SDRAM

DPI路由/销

戴路由/销

外部端口引脚MUX

DPI外设

戴外设

外设

外

PORT

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

版本C

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标是其各自公司的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

www.analog.com

传真： 781.326.3113

ADSP-21371/ADSP-21375

摘要................................................. .............. 1

专用音频组件.................................... 1

修订历史................................................ ...... 2

概述................................................ 3

SHARC系列核心架构............................ 4

家庭周边建筑................................ 6

I / O处理器的特性......................................... 10

系统设计................................................ .... 11

开发工具............................................. 11

附加信息........................................ 12

引脚功能描述....................................... 13

ADSP - 21371 / ADSP- 21375规格.................... 16

工作条件.......................................... 16

电气特性....................................... 16

包装信息........................................... 17

最大功率耗散................................. 17

绝对最大额定值................................... 17

ESD敏感度................................................ ... 17

时序规格........................................... 17

输出驱动电流......................................... 45

测试条件................................................ 45 ..

电容负载.............................................. 45

热特性........................................ 46

208引脚LQFP_EP引脚....................................... 47

封装尺寸............................................... 51

汽车产品.............................................. 52

订购指南................................................ ..... 52

修订历史

9月9日 - 修订版。 B到C版

纠正了所有优秀的文档勘误表。还更换了核心

参考时钟（ CCLK ）的时序规格，

外设时钟参考（ PCLK ）。

加的操作条件和电气特性

为1.0 V， 200 MHz的部分。

本次修订在下面的章节已被删除。为

信息，请参阅

ADSP- 2137x SHARC处理器硬件

参考文献：

“地址数据引脚为旗” ， “地址/数据模式” ，

核心指令速率为CLKIN比模式“。

修订

图1 ，功能框图.................... 1

额外

表2 ， ADSP- 21371 / ADSP- 21375功能.......... 3

额外

图2中， SHARC内核框图.................. 4

额外

上下文切换............................................... 5

额外

通用寄存器.......................................... 5

额外

定时器................................................. .......... 5

额外

片上存储器带宽............................ 5

额外

外部端口吞吐量................................. 8

额外

输入数据端口（ IDP ） ...................................... 9

额外

精密时钟发生器（ PCG ） ....................... 9

额外

分散/集中DMA ....................................... 11

在澄清了VCO操作

压控振荡器..................................... 18

纠正了对DAI和DPI引脚名称

208-Lead

LQFP_EP引脚................................................ ..... 47

额外

汽车产品...................................... 52

版本C |

第2页：52 |

2009年9月

ADSP-21371/ADSP-21375

概述

在ADSP - 21371 / ADSP- 21375 SHARC

处理器的MEM

该功能模拟的SIMD SHARC系列DSP中的BER

设备的超级哈佛架构。该处理器是源

代码与ADSP- 2126x ， ADSP- 2136x兼容，

ADSP- 2116x的DSP ，以及与第一代ADSP- 2106x

SHARC处理器SISD （单指令单数据）

模式。该处理器是32位/ 40位浮点proces-

理器的高性能汽车音响优化

与他们的大容量片上SRAM和面具亲的应用

可编程ROM ，多个内部总线以消除I / O

瓶颈，以及创新的数字应用接口

（ DAI ）。

如图所示的功能框图。

第1页，

亲

处理机使用两个计算单位，以提供一个显著

在对以前的SHARC处理器的性能提升

一系列的DSP算法。制造的国家的最先进的，高

速度， CMOS工艺中，处理器实现的指令

3.75 ns的266 MHz的周期时间。凭借其SIMD计算

硬件，处理器可以执行1.596 GFLOPS的运行

在266兆赫。

表1

显示性能基准测试这些设备。

表2

显示各个产品系列的特点。

表1.处理器基准（ 266兆赫）

基准算法

1024点复数FFT（基数4，具有逆转）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

矩阵乘法（流水线）

[3 × 3] × [3 × 1]

[4 × 4] × [4 × 1]

除（ Y / X ）

平方根的倒数

表2. ADSP - 21371 / ADSP- 21375的功能（续）

特征

数码周边

接口（ DPI ）

S / PDIF收发器

SPI

TWI

包

ADSP-21371

是的

208引脚LQFP_EP

ADSP-21375

是的

208引脚LQFP_EP

该图

第1页

示出了两个时钟域，使

了ADSP- 2137x处理器。内核时钟域包含

以下功能：

两个处理元件，其每一个包括一个

ALU，乘法器，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

一个周期性间隔定时器的引脚

片上SRAM （ 1M位， ADSP- 21371 ; 0.5M位，

ADSP-21375)

片上掩膜可编程ROM（ 4M位， ADSP- 21371 ;

2M位， ADSP- 21375 ）

用于仿真和边界扫描的JTAG测试访问端口。

该JTAG通过突破性的用户提供软件调试

点，允许灵活的异常处理。

该图

第1页

也表明外设时钟域

（也被称为I / O处理器），并包含以下

产品特点：

IOD0 （外设DMA ）和IOD1 （外部端口DMA ）

公交车为32位数据传输

外设和外部端口总线为核心的连接

数字应用接口，包括四个精密

时钟发生器（ PCG ），一个S / PDIF兼容的数字

音频接收器/发送器，一个输入数据端口（IDP），八

串行端口，8个串行接口，一个20位的并行输入

端口（ PDAP ），以及一个灵活的信号路由单元（DAI SRU）。

数字外设接口，包括两个定时器， 1

的UART ，两个串行外围接口（SPI），一个2线

接口（ TWI），以及一个灵活的信号路由单元

（ DPI SRU ）。

外部端口与AMI和SDRAM控制器

四个单元的PWM控制

内部存储器传输一个MTM内部

速度

（ 266兆赫）

34.5

μs

1.88纳秒

7.5纳秒

16.91纳秒

30.07纳秒

13.1纳秒

20.4纳秒

假设在多通道SIMD模式下的两个文件

表2. ADSP - 21371 / ADSP- 21375产品特点

特征

频率

内存

只读存储器

脉宽

调制

串口

UART

数字化应用

接口（DAI ）

ADSP-21371

266兆赫

（ 3.75纳秒）

1M位

4M位

是的

ADSP-21375

266兆赫

（ 3.75纳秒）

0.5M位

2M位

是的

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2009年9月

ADSP-21371/ADSP-21375

SHARC系列核心架构

在ADSP - 21371 / ADSP- 21375处理器代码兼容

在与ADSP- 2136x的装配水平， ADSP- 2126x ，

ADSP- 21160x ，和ADSP- 21161N ，和与第一代

ADSP- 2106x SHARC处理器。在ADSP- 21371 /

ADSP- 21375处理器共享与建筑特色

ADSP- 2126x ， ADSP- 2136x和ADSP- 2116x SHARC的SIMD

处理器，如图

图2

并且在下面的详细

部分。

进入SIMD方式也对使用方法的效果数据是反式

存储器和处理元件之间ferred 。当

SIMD模式下，数据带宽的两倍，需要维持

计算操作中的处理元素。由于

这一要求，进入SIMD模式还加倍频带 -

存储器和处理元件之间的宽度。当

使用的DAG以SIMD方式传送数据，两个数据值

转移用的存储器的每个访问或寄存器文件。

独立，并行计算单位

内的每个处理单元的一组计算单元。

所述计算单元包括一个算术/逻辑单元的

（ ALU ），乘法器和移位器。这些单位执行所有操作

系统蒸发散在单个周期。每个处理中的三个单位

元件平行排列，从而最大限度地计算

吞吐量。单一的多功能指令执行的并行

ALU和乘法运算。在SIMD模式下，并行

ALU和乘法器操作发生在这两个元素的处理

求。这些运算单元支持IEEE 32位单

精度浮点， 40位扩展精度浮点

点，和32位定点数据格式。

SIMD计算引擎

该处理器包含两个计算处理单元

该操作作为一个单指令，多数据（SIMD）

引擎。的处理元件被称作P EX与

PEY ，并且每个包含一个ALU，乘法器，移位器和寄存器

文件中。 PEX始终是积极的，并PEY可以通过设置来启用

在MODE1寄存器PEYEN模式位。当该模式是

使能，相同的指令是在两个处理元素执行

内，但在每一个处理单元上操作的不同数据。

这种架构是高效的执行数学运算密集型DSP

算法。

JTAG

旗

定时器中断CACHE

SIMD核心

PM地址24

DMD / PMD 64

第5阶段

程序定序

PM 48数据

DAG1

16x32

DAG2

16x32

PM地址32

DM地址32

PM数据64

系统

I / F

USTAT

4x32-BIT

64-BIT

DM数据64

倍增器

移

ALU

RX / FX

PEX

16x40-BIT

数据

SWAP

SX / SFX

PEY

16x40-BIT

ALU

移

倍增器

MRF

80-BIT

MRB

80-BIT

ASTATx

STYKx

ASTATy

STYKy

最高位

80-BIT

无国界医生

80-BIT

图2. SHARC内核框图

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2009年9月

ADSP-21371/ADSP-21375

数据寄存器文件

每个处理单元包括一个通用的数据寄存器

之三文件。计算之间的寄存器文件的数据传输

单元和数据总线，并存储中间结果。这些

10端口， 32个寄存器（16小学， 16所中学）寄存器文件，

结合SHARC处理器的增强型哈佛结构，

允许计算单元之间无约束数据流

内部存储器中。在PEX的寄存器被称为

R0 - R15和PEY为S0 - S15 。

处理，并在数字滤波器和傅立叶常用

变换。两人的DAG包含足够的寄存器允许

创建多达32个循环缓冲区（小学16寄存器组，

16中学）。使用DAG自动处理地址指针

环绕，减少开销，提高性能，并SIM-

化了落实。循环缓冲区可以启动和停止在任何

存储器位置。

灵活的指令集

48位指令字容纳了各种并行

操作，简洁的编程。例如，时处理

感器可以有条件地执行一个乘法，一个加载和减

而分支和取入在两个处理元件

4个32位值从存储器都在一个单一指令。

上下文切换

许多处理器的寄存器有二次寄存器

可以在中断服务的情况下快速启动

开关。在寄存器文件中的数据寄存器，该寄存器的DAG ，

和乘法器结果寄存器都有辅助寄存器。

主寄存器活性复位，而次级

寄存器由控制位在一个模式控制寄存器激活。

片上存储器

在ADSP- 21371处理器包含1兆比特的内部RAM

和4兆位内部掩膜可编程只读存储器（见

表3对第6页）

和ADSP- 21375处理器包含0.5

内部RAM兆和内部掩蔽两兆

可编程ROM（见

表4第7页）。

每个块可以是

配置用于代码和数据的存储不同的组合。

每个存储模块支持单周期，独立访问

由核心处理器和I / O处理器。该处理器的MEM-

储器架构，在其独立的片上总线相结合，

允许从芯2的数据传输，一个来自I / O的

处理器，在一个周期。

在ADSP- 21371处理器的SRAM可被配置为

最大的32k字的32位数据， 16位数据64k字，

21.3k字的48位指令（或40位的数据），或组合

不同的字系统蒸发散尺寸高达1兆位。所有的存储器的

可被访问的16位， 32位， 48位，或64位的字。一个16

位浮点存储格式所支持的有效

加倍可存储芯片上的数据量。转换

32位浮点和16位浮点之间的锡永

格式是在单个指令中执行。虽然每个MEM-

储器模块可以存储代码的组合和数据访问是

最有效时使用的DM总线为一个块存储数据

利用传输，而另一个块存储指令和数据的

在PM总线传输。

使用DM总线和PM总线，与一个总线专用于一

存储器块，确保单周期执行指令2的数据

接送。在这种情况下，指令必须是可用的

缓存。

通用寄存器

普遍的寄存器可用于一般用途的任务。该

USTAT （ 4 ）寄存器，可方便的位操作（设置，清除，

切换，测试， XOR）对所有的系统寄存器（控制/状态）

的核心。

数据总线交换寄存器PX的许可证数据传递

64位的PM数据总线和64位DM数据总线之间，或在

40位寄存器文件和PM数据总线之间。这些寄存器的

存器包含硬件来处理的数据宽度的差异。

定时器

该处理器包含一个内核定时器，可以产生周期性的

软件中断。核心定时器可配置为使用

FLAG3作为定时器到期信号。

一种指令和四操作数的单周期取

该处理器采用的增强型Harvard架构

该数据存储器（DM）的总线传输的数据和亲

克存储器（PM）的总线传输指令和数据

（见

图2）。

与处理器的独立的程序和数据

存储器总线和片上高速缓存的指令，处理器可以

（在每个数据总线2 ）同时提取4个操作数

和一个指令（从高速缓存），在一个单一的周期。

指令缓存

该处理器包括一个片上的指令高速缓存

使三总线操作的取指令和四

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

高速缓存允许全速运行的核心，循环操作

诸如数字滤波器的乘法累加和FFT蝶形

处理。

片上存储器带宽

内部存储器架构允许在四个访问

同时任何四个块，假设没有块CON-

flicts 。总带宽的获得与DMD和PMD公共汽车

64位，核心CLK）和IOD0 / 1总线（ 2

32-bit,

PCLK ）。

数据地址发生器具有零开销硬件

循环缓冲器支持

该处理器的两个数据地址产生器（ DAG）的使用

对于间接寻址和实施循环数据缓冲区

在硬件上。循环缓冲区允许高效的编程

延时线和其他数据结构需要在数字信号

基于ROM的安全性

该处理器有一个ROM的安全功能，提供硬

为防止保护用户的软件代码洁具支持

未经授权的读取从内部代码启用后。

使用此功能时，处理器不启动加载任何

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