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a
摘要
初步的技术数据
高性能的32位/ 40位浮点处理器
高性能汽车音响优化
处理
音频解码器和后处理器的算法支持,
32位浮点实现
非易失性存储器可以被配置为支持音频
译码器和后处理器的算法,如PCM ,杜比
数码EX ,杜比定向逻辑IIx技术,杜比数字+ ,杜比
耳机, DTS 96/24 , NEO: 6 , DTS ES , DTS无损,
MPEG2 AAC , 2路MPEG2 ,MP3 , WMAPro ,和多
信道编码器。喜欢低音的管理功能,延时,
扬声器均衡,图形均衡器,解码器/后
处理器算法相结合的支持会有所不同
取决于芯片版本和系统组态
口粮。请访问www.analog.com
SHARC
处理器
ADSP-21368
单指令多数据( SIMD )运算
架构
片上存储器-2M的片上SRAM和专用位
片上掩膜可编程ROM的6M位
代码与SHARC系列的所有其他成员兼容
在ADSP - 21368提供了400 MHz内核指令
速度与独特的音频为中心的外设,如digi-
TAL音频接口,S / PDIF收发器,串行端口,8
通道异步采样率转换器,高精度
时钟发生器等。对于完整的订购Infor公司
息,请参阅
订购指南第46页
JTAG测试&仿真
核心处理器
指令
缓存
32× 48位
4个街区
片上存储器
2Mbit的RAM , 600万位ROM
外部端口
SDRAM
调节器
异步
内存
接口
接口
8
控制引脚
24
地址
18
控制
32
数据
定时器
3
DAG1
8X4X32
DAG2
8X4X32
节目
SEQUENCER
ADDR
数据
7
32
32
64
64
IOA(24)
处理
元素
( PEX )
处理
元素
( PEY )
PX注册
IOD(32)
DMA
调节器
34渠道
PM地址总线
DMADDRESS BUS
PM数据总线
DM数据总线
IOP寄存器(存储器映射)
控制,状态, &数据缓冲器
内存用于─
存储器的DMA (2)
的PWM (16)
4
GPIO标志/
IRQ / TIMEXP
精密时钟
发电机(4)
SRC ( 8通道)
戴路由单元
DPI路由单元
串行端口( 8 )
输入数据端口/
PDAP
DAI引脚
SPI端口( 2 )
两线
接口
DPI引脚
的UART (2)
S
REV 。 A蛋白
SPDIF ( RX / TX )
定时器( 3 )
数字音频接口
20
数字外设接口
14
I / O处理器
图1.功能框图 - 处理器内核
SHARC和SHARC徽标是ADI公司的商标。
信息ADI公司提供的被认为是准确和可靠。
但是,没有责任承担由Analog Devices供其使用,也不对任何
侵犯第三方专利或其他权利,可能导致其使用的。
规格如有变更,恕不另行通知。没有获发牌照以暗示
或者以其他方式在ADI公司的任何专利或专利权。商标
注册商标是其各自公司的财产。
一个技术的方式, P.O. 9106箱,诺伍德,MA 02062-9106 U.S.A.
联系电话: 781.329.4700
www.analog.com
传真: 781.326.8703
2004 ADI公司保留所有权利。
ADSP-21368
主要特性 - 处理器内核
在400兆赫( 2.5纳秒)内核指令速率, ADSP- 21368
执行2.4 GFLOPS / 800 MMACS
2M位的片上SRAM (块0和1 0.75M位,和250K
在对由核心同时访问块2,3 )位
处理器和DMA
在块0 6M位片上掩膜可编程ROM( 3M位
在块1和3M比特)
双数据地址产生器( DAG)的有模和位
反转寻址
零开销循环与单循环回路设置, provid-
荷兰国际集团高效的程序排序
单指令多数据( SIMD )架构
规定:
两个计算处理单元
并发执行
与其他SHARC系列成员的代码兼容性
装配水平
在并行总线和计算单元允许:了正弦
乘法的GLE周期执行(带或不带SIMD )
操作中, ALU运算,双内存读取或
写和取指令
在持续的6.0G内存和核心之间转移
字节/ s的带宽,在400 MHz内核指令速率
初步的技术数据
数字音频接口( DAI) ,包括8个串行端口,4个
精密时钟发生器,输入数据端口,一个S / PDIF
收发器, 8通道异步采样率CON-
换器,和一个信号路由单元
数字外设接口( DPI )包括三个定时器, 2
个UART ,两个SPI端口和一个双线接口端口
的PCG的C和D的输出可以驱动到DPI引脚
八双数据线,在高达50M运行串行端口
位/秒,在每个数据线 - 每个都有一个时钟,帧同步和
可以被配置为接收器或两条数据线
发射器对
电信TDM接口的支持,包括
较新的电话接口128 TDM通道支持
如H.100 / H.110
截至16 TDM流的支持,每128个通道
FRAME
扩选择在每个通道的基础上的TDM模式
输入数据端口,配置为八个信道的串行数据的
或者七个通道的串行数据并建立一个单一信道
到一个20位宽的并行数据
信号路由单元提供配置和灵活的CON-
所有DAI / DPI组件之间nections
2标志的复用功能/ IRQ线
1标志的复用功能/定时器到期行/ MS引脚
1标志的复用功能/ IRQ / MS引脚
I / O口
DMA控制器支持:
34个零开销DMA通道之间的转移
ADSP- 21368内部存储器和各种
外设
32位DMA传输的核心时脉速度,并联
全速处理器执行
32位宽的外部端口提供了无缝连接
同步( SDRAM)和异步存储器
器件
可编程等待状态选择: 2 31个SCLK周期
延迟线DMA引擎保持循环缓冲器中克斯特
相机内存用自来水/胶印基于读
SDRAM在166MHz的访问和异步的访问
66MHz
共享内存支持允许多个DSP来automat-
ically对总线进行仲裁,并无缝地访问一个
常见的存储设备
多支持提供:
无缝连接的可扩展DSP多重
架构
分布式片上总线仲裁的并行总线
最多的连接四个ADSP- 21368s和全局内存
4条内存选择线路允许多个外部存储器
器件
专用音频组件
S / PDIF兼容的数字音频接收器/发送器支持
港口EIAJ CP- 340 ( CP -1201 ) , IEC- 958 , AES / EBU标准
左对齐,我
2
S或右对齐串行数据输入,
16 ,18,20或24位字宽(发射器)
采样速率转换器( SRC )包含了一个串行输入端口,去
加重滤波器,采样速率转换器( SRC )和串行
输出端口提供高达-128db SNR性能。
支持左对齐,我
2
S, TDM和右对齐24 , 20 ,
18位和16位串行格式(输入)
脉冲宽度调制规定:
配置为四组,每组四个输出16路PWM输出
支持中心对齐或边沿对齐的PWM波形
基于ROM的安全特性包括:
JTAG存取存储器允许有一个64位的密钥
可以分配来限制受保护的存储器区域
在程序控制下访问敏感代码
PLL具有各种各样的软件和硬件的多
钳/分频比
双电压: 3.3 V的I / O , 1.3 V核心
可在256球BGA封装(见
订购指南
第46页)
牧师PRA |
第2页:48 | 2004年11月
初步的技术数据
目录
摘要................................................. .............. 1
主要特点 - 处理器内核................................. 2
输入/输出功能........................................... 2
专用音频组件................................. 2
概述................................................ 4
ADSP- 21367系列核心架构...................... 4
SIMD计算引擎............................... 4
独立,并行计算单元................ 4
数据寄存器文件...............................................五
单周期指令并与四操作数。五
指令缓存.............................................. 5
数据地址发生器具有零开销硬件
循环缓冲器支持.................................... 5
灵活的指令集....................................... 6
ADSP -21367内存............................................ 6
片上存储器.............................................. 6
外部存储器................................................ 6 ..
SDRAM控制器............................................ 7
异步控制器.................................... 7
ADSP - 21367的输入/输出功能.......................... 7
DMA控制器................................................ 7
数字音频接口( DAI) ............................... 7
串行端口................................................ 8 .......
S / PDIF兼容数字音频接收器/发送器
与同步/异步采样
速率转换器............................................... 8
数字外设接口( DPI ) .......................... 8
串行外围设备(兼容)接口.................. 8
UART端口................................................ ...... 8
定时器................................................. ........... 9
两线接口端口( TWI ) ............................. 9
脉宽调制..................................... 9
基于ROM的安全........................................... 9
系统设计................................................ ...... 9
计划引导.............................................. 10
电源................................................ 10
目标板JTAG仿真器连接器................ 10
开发工具.............................................. 10
设计一个仿真器兼容的DSP
董事会(目标) .............................................. 11
评估套件................................................ .. 11
附加信息......................................... 11
ADSP-21368
引脚功能描述........................................ 12
地址数据模式............................................ 14
引导模式................................................ ....... 14
核心指令速率为CLKIN比模式............ 14
ADSP -21367规格....................................... 15
推荐工作条件...................... 15
电气特性....................................... 15
绝对最大额定值................................... 16
ESD敏感度................................................ ... 16
时序规格........................................... 16
加电排序....................................... 18
时钟输入................................................ .... 19
时钟信号................................................ ... 19
复位................................................. ............ 20
中断................................................. ...... 20
内核定时器................................................ ..... 21
定时器PWM_OUT周期时序......................... 21
定时器WDTH_CAP时序............................... 22
DAI和DPI引脚到引脚直接路由................. 22
精密时钟发生器(引脚直接路由) ...... 23
旗................................................. ............ 24
SDRAM接口时序.................................. 25
外部端口总线请求和许可周期时序.. 26
串行端口................................................ ..... 27
输入数据端口...............................................三十
并行数据采集端口( PDAP ) .................. 31
采样率转换器,串行输入端口.............. 32
采样率转换器,串行输出端口........... 33
SPDIF发射器........................................... 34
SPDIF接收器................................................ 36
SPI接口,主....................................... 38
SPI接口从站.......................................... 39
通用异步收发器
( UART )端口 - 接收和发送时序...... 40
JTAG测试访问端口和仿真.................. 41
输出驱动电流......................................... 42
测试条件................................................ .. 42
电容负载.............................................. 42
热特性........................................ 43
订购指南................................................ ..... 45
牧师PRA |
第3页:48 | 2004年11月
ADSP-21368
概述
在ADSP- 21368 SHARC处理器是SIMD的成员
SHARC系列DSP的功能ADI公司的超级Har-
vard架构。在ADSP- 21368是源代码兼容
与ADSP- 2126x和ADSP- 2116x外,DSP以及与
在SISD第一代ADSP- 2106x SHARC处理器(了正弦
GLE -指令单数据)模式。在ADSP - 21368是一个32位
位/ 40位浮点处理器的高perfor-优化
曼斯车载音频应用的大容量片上
SRAM和掩膜可编程ROM ,多个内部总线
消除I / O瓶颈,以及创新的数字音频
接口( DAI) 。
如图所示的功能框图。
第1页,
ADSP -21368采用两个计算单位,以提供一个显
比上SHARC处理器着的性能提升
在一系列DSP算法。制作一个国家的最先进的,
高速CMOS工艺中, ADSP- 21368处理器实现
2.5纳秒为400 MHz的指令周期时间。凭借其SIMD
计算硬件的ADSP -21368可以执行2.4
GFLOPS运行在400MHz 。
表1
显示性能基准测试的ADSP- 21368 。
表1. ADSP- 21368基准( 400兆赫)
基准算法
速度
(在400MHz )
1024点复数FFT(基数4 ,具有逆转) 23.25
s
FIR滤波器(每点击)
1
1.25纳秒
1
IIR滤波器(每双二阶)
5.0纳秒
矩阵乘法(流水线)
[3x3] × [3x1]
11.25纳秒
[4x4] × [4x1]
20.0纳秒
除( Y / × )
8.75纳秒
平方根的倒数
13.5纳秒
1
初步的技术数据
片上掩膜可编程ROM( 600万位)
JTAG测试访问端口
在ADSP- 21368的框图
第1页
也说明了
下面的建筑特色:
· DMA控制器
八全双工串行口
两个SPI兼容接口端口
数字音频接口,包括四个精密时钟
发生器( PCG ),输入数据端口(IDP) ,一个S / PDIF
接收器/发送器, 8通道异步采样
率转换器, 8个串行端口, 8个串行接口,
20位的并行输入端口,一个灵活的信号路由单元
(SRU ) ,和一个数字外设接口( DPI)的
ADSP -21368系列核心架构
在ADSP - 21368是用汇编级代码兼容
在ADSP- 2126x , ADSP -21160和ADSP- 21161 ,并与
第一代ADSP- 2106x SHARC处理器。 ADSP-的
与ADSP- 2126x 21368股建筑特色及
ADSP- 2116x的SIMD SHARC处理器,如在跟着详细
几个章节。
SIMD计算引擎
在ADSP - 21368包含两个计算处理元素
那作为一个单指令多数据ments
(SIMD)引擎。的处理元件被称作PEX
和PEY ,每个包含一个ALU ,乘法器,移位器和稳压
存器文件。 PEX始终是积极的,并PEY可以通过启用
设置在MODE1寄存器中的PEYEN模式位。当此
模式被使能,相同的指令是在两个亲执行
cessing元素,但每个处理元件上操作
不同的数据。这种架构是高效的执行数学
密集型DSP算法。
进入SIMD方式也对使用方法的效果数据是反式
存储器和处理元件之间ferred 。当
SIMD模式下,数据带宽的两倍,需要维持
计算操作中的处理元素。由于
这一要求,进入SIMD模式还加倍频带 -
存储器和处理元件之间的宽度。当
使用的DAG以SIMD方式传送数据,两个数据值
转移用的存储器的每个访问或寄存器文件。
假设在多通道SIMD模式下的两个文件
在ADSP- 21368 SHARC继续行业领先的标
集成的DSP dards ,结合高性能
32位DSP内核集成的片上系统功能。
在ADSP- 21368的框图
第1页,
说明
以下的建筑特色:
两个处理元件,其每一个包括一个
ALU ,乘法器,移位器和数据寄存器文件
数据地址发生器( DAG1 , DAG2 )
程序定序器与指令缓存
PM和DM总线支持4个32位数据的能力
在每一个核心的亲内存和核心之间传输
处理器周期
三个可编程间隔定时器, PWM发生器
化, PWM捕获/脉冲宽度测量,并
外部事件计数器功能
片上SRAM ( 2M比特)
独立,并行计算单位
内的每个处理单元的一组计算单元。
所述计算单元包括一个算术/逻辑单元的
( ALU ) ,乘法器和移位器。这些单位执行所有操作
系统蒸发散在单个周期。每个处理中的三个单位
元件平行排列,从而最大限度地计算
吞吐量。单一的多功能指令执行的并行
ALU和乘法运算。在SIMD模式下,并行
ALU和乘法器操作发生在这两个元素的处理
牧师PRA |
第4页:48 | 2004年11月
初步的技术数据
求。这些运算单元支持IEEE 32位单
精度浮点, 40位扩展精度浮点
点,和32位定点数据格式。
ADSP-21368
足够的寄存器允许创建多达32个循环缓冲的中
ERS (小学16寄存器组, 16个二级) 。使用DAG
自动处理地址指针环绕,减少过度
头,提高性能,并简化实施。
循环缓冲区可以开始和结束于一个存储位置。
数据寄存器文件
通用数据寄存器文件中包含的每个亲
cessing元素。之间的寄存器文件的数据传输
运算单元和数据总线,并存储中间
结果。这10个端口, 32个寄存器(16小学, 16所中学)
寄存器文件,结合ADSP- 2136x增强Har-
vard架构,允许约束之间的数据流
计算单元和内部存储器。 PEX中的寄存器
被称为R0- R15和在PEY为S0- S15。
灵活的指令集
48位指令字容纳了各种并行
操作,简洁的编程。例如,该
ADSP -21368可以有条件地执行一个乘法,一个插件,和
在这两个处理单元,同时减去分支和fetch-
从存储器-所有荷兰国际集团多达4个32位值中的一个单
指令。
指令和四操作数的单周期取
在ADSP- 21368功能在增强的哈佛结构
该数据存储器(DM)的总线传输的数据和亲
克存储器(PM)的总线传输指令和数据
(见
图1第1页) 。
与ADSP- 21368的单独亲
克和数据存储器总线和片上指令缓存,
该处理器可以同时提取4个操作数(二过
在一个赎罪每个数据总线)和一个指令(从高速缓存)中,所有
GLE周期。
ADSP- 21368 MEMORY
在ADSP- 21368增加了以下建筑特色
在SIMD SHARC系列处理器。
片上存储器
在ADSP- 21368包含内部RAM 2兆和
6兆的内部掩膜可编程的ROM 。每块
可用于代码和数据的不同组合来配置
存储(见
表2)。
每个存储模块支持单周期,
由核心处理器独立访问和I / O处理器。
在ADSP- 21368的内存架构,与它相结合
独立的片上总线,允许从核心两种数据传输
和一个来自I / O处理器,在一个周期。
在ADSP- 21368的, SRAM可被配置为最大的
64K字的32位数据, 16位的数据, 42K字128K字
的48位指令(或40位的数据),或者differ-组合
耳鼻喉科字长最多三个兆。所有的存储器的可
访问的16位, 32位, 48位,或64位的字。 16位悬空
荷兰国际集团点的存储格式支持,有效地加倍
这可以被存储在片内的数据量。转变
32位浮点和16位浮点换间
垫是在单个指令中执行。虽然每个内存
块可以存储代码的组合和数据访问是
最有效时使用的DM总线为一个块存储数据
利用传输,而另一个块存储指令和数据的
在PM总线传输。
指令缓存
在ADSP- 21368包括一个片上指令缓存
使三总线操作的取指令和四
数据值。缓存是有选择性的,只有他的指令
获取与PM总线的数据访问冲突被缓存。这
高速缓存允许全速执行核心,循环操作
诸如数字滤波器的乘法累加和FFT蝶形
处理。
数据地址发生器具有零开销硬件
循环缓冲器支持
在ADSP- 21368的两个数据地址发生器(DAG )是
用于间接寻址和实施循环数据
缓冲区硬件。循环缓冲区允许高效编程
需要在数字延迟线和其他数据结构明
信号处理,并在数字滤波器通常用于和
傅立叶变换。在ADSP- 21368两的DAG包含
表2. ADSP- 21368内部存储空间
IOP寄存器为0x0000 0000 - 0003 FFFF
长字( 64位)
BLOCK 0 ROM
×0004 0000-0x0004 BFFF
版权所有
×0004 F000-0x0004 FFFF
BLOCK RAM 0
×0004 C000-0x0004 EFFF
BLOCK 1 ROM
0×0005 0000-0x0005 BFFF
扩展精度正常或正常字( 32位)
指令字( 48位)
BLOCK 0 ROM
0x0008处0000-0x0008 FFFF
版权所有
0x0009 4000-0x0009 FFFF
BLOCK RAM 0
0x0009 0000-0x0009 3FFF
BLOCK 1 ROM
0x000A 0000-0x000A FFFF
BLOCK 0 ROM
0x0008处0000-0x0009 7FFF
版权所有
0x0009 E0000-0x0009 FFFF
BLOCK RAM 0
0x0009 8000-0x0009 DFFF
BLOCK 1 ROM
0x000A 0000- 0x000B 7FFF
短字(16位)
BLOCK 0 ROM
0×0010 0000-0x0012 FFFF
版权所有
0x0013 C000-0x0013 FFFF
BLOCK RAM 0
0x0013 0000-0x0013 BFFF
BLOCK 1 ROM
0x0014 0000-0x0016 FFFF
牧师PRA |
第5页:48 | 2004年11月
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    联系人:杨小姐
    地址:深圳市福田区振兴路156号上步工业区405栋3层

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