【a摘要SHARC处理器ADSP-21367/ADSP-21368/ADSP-21369代码与SHAR】,IC型号ADSP-21367BBPZ-2A,ADSP-21367BBPZ-2A PDF资料,ADSP-21367BBPZ-2A经销商,ic,电子元器件-51电子网

摘要

SHARC

处理器

ADSP-21367/ADSP-21368/ADSP-21369

代码与SHARC系列的所有其他成员兼容

在ADSP - 21367 / ADSP - 21368 / ADSP -21369提供

以333 MHz内核指令速率具有独特audiocen-

TRIC外围设备，如数字音频接口，S / PDIF

收发器，串行端口， 8通道异步采样

率转换器，精确时钟发生器等。为

完整的订购信息，请参阅

订购指南

第56页。

高性能的32位/ 40位浮点处理器

对于高性能的音频处理优化

单指令多数据（SIMD）计算

架构

片上存储器-2M的片上SRAM和导通6M点点滴滴

片上掩膜可编程ROM

核心处理器

定时器

指令

缓存

48-BIT

JTAG测试&仿真

4块

片上存储器

2M位的RAM

6M位ROM

FLAGS4-15

PWM

数据

控制引脚

DAG1

DAG2

节目

SEQUENCER

ADDR

数据

外部端口

SDRAM

调节器

PM地址总线

DM地址总线

PM数据总线

异步

存储器接口

共享内存

接口

IOA(24)

IOD(32)

控制

地址

DM数据总线64

处理

元素

（ PEX ）

处理

元素

（ PEY ）

PX注册

IOP寄存器（存储器映射）

控制，状态， &数据缓冲器

DMA

调节器

34渠道

内存用于─

存储器的DMA （2）

戴路由单元

精密时钟

发电机（4）

GPIO标志/

IRQ / TIMEXP

SRC （ 8通道）

串行端口（ 8 ）

输入数据端口/

PDAP

DAI引脚

SPI端口（ 2 ）

两线

接口

DPI引脚

DPI路由单元

的UART （2）

SPDIF （ RX / TX ）

定时器（ 3 ）

数字音频接口

数字外设接口

I / O处理器

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

REV 。一

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标是其各自公司的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

www.analog.com

传真： 781.461.3113

2006

ADSP-21367/ADSP-21368/ADSP-21369

主要特点处理器内核

在333兆赫（ 3 NS ）内核指令速率，处理器per-

表2 GFLOPS / 666 MMACS

2M位片上，SRAM （以块0和1 0.75M比特，并

在块2 0.25M位和3），用于通过同时访问

核心处理器和DMA

6M位片上，掩模可编程ROM （3M的块0位

在块1和3M比特）

双数据地址产生器（ DAG）的有模和位

反转寻址

零开销循环与单循环回路设置， provid-

荷兰国际集团高效的程序排序

单指令多数据（SIMD）体系结构

规定：

两个计算处理单元

并发执行

与其他SHARC系列成员的代码兼容性

装配水平

在并行总线和计算单元允许：单

乘法的执行周期（带或不带SIMD ）

操作中， ALU运算，双内存读取或

写和取指令

在持续的内存和内核之间转移

6.4G字节/ s的带宽，在333 MHz内核指令速率

数字音频接口（ DAI），包括8个串行端口，4个

精密时钟发生器，输入数据端口，一个S / PDIF

收发器， 8通道异步采样率CON-

换器，和一个信号路由单元

数字外设接口（ DPI ）包括三个定时器，2个

个UART ，两个SPI端口和一个双线接口端口

的PCG的C和D的输出可以驱动到DPI引脚

八双数据线，在长达操作串行端口

每个数据位50M / s的线每个人都有一个时钟，帧同步，

而且，可以配置用两条数据线

接收器或发射器配对

电信TDM接口的支持，包括

较新的电话接口128 TDM通道支持

如H.100 / H.110

截至16 TDM流的支持，每128个通道

FRAME

扩选择在每个通道的基础上的TDM模式

输入数据端口，配置为八个信道的串行数据的

或者七个通道的串行数据和多达20位的宽

并行数据通道

信号路由单元提供配置和灵活的CON-

所有DAI / DPI组件之间nections

2标志的复用功能/ IRQ线

1标志的复用功能/定时器到期行/ MS引脚

1标志的复用功能/ IRQ / MS引脚

I / O口

DMA控制器支持：

34个零开销DMA通道之间的转移

内部存储器和各种外设

32位DMA传输的外设时钟速度，并行

用全速处理器执行

32位宽的外部端口提供了无缝连接

同步（ SDRAM）和异步存储器

器件

可编程等待状态选择： 2 SCLK为31个SCLK周期

延迟线DMA引擎保持循环缓冲器中克斯特

相机内存用自来水/胶印为主读取

SDRAM 133 MHz的访问和异步的访问

66兆赫

共享内存支持允许多个DSP来automat-

ically对总线进行仲裁，并无缝地访问一个

常见的存储设备

共享存储器接口（仅适用于ADSP - 21368 ）的支持

规定：

无缝连接的可扩展DSP多重

架构

分布式片上总线仲裁的并行总线

连接的多达四个的ADSP- 21368处理器和全球

内存

四个内存选择线路允许多个外部存储器

器件

专用音频组件

S / PDIF兼容的数字音频接收器/发射器支持

港口EIAJ CP- 340 （ CP -1201 ）， IEC- 958 ， AES / EBU标准

左对齐，我

S或右对齐串行数据输入，

16-， 18- ， 20-或24位字宽（发射器）

四个独立的异步采样率转换器

（ SRC ）。每个转换器具有独立的串行输入和输出

端口，一去加重滤波器提供高达-140分贝信噪比

性能，立体声采样率转换器（SRC ）和支持

口左对齐，我

S， TDM和右对齐模式和

24 ，20， 18 ，和16的音频数据字长度

脉宽调制提供：

配置为四组，每组四个输出16路PWM输出

支持中心对齐或边沿对齐的PWM波形

基于ROM的安全特性包括：

JTAG存取存储器允许有一个64位的密钥

可以分配来限制受保护的存储器区域

在程序控制下访问敏感代码

PLL具有各种各样的软件和硬件的多

钳/分频比

双电压： 3.3 V的I / O ， 1.2 V或1.3 V核心

可在256球SBGA和208引脚MQFP封装（见

在第56页订购指南）

版本A |

第2页56 |

2006年8月

ADSP-21367/ADSP-21368/ADSP-21369

摘要................................................. ............... 1

主要特点处理器内核.................................. 2

输入/输出功能............................................ 2

专用音频组件.................................. 2

概述................................................ ..4

核心架构................................................ ..4

内存架构............................................. 5

外部存储器................................................ 5 ...

输入/输出功能............................................ 7

系统设计................................................ 9 .......

开发工具.............................................. 10

附加信息......................................... 11

引脚功能描述........................................ 12

数据模式................................................ ........ 15

引导模式................................................ ........ 15

核心指令速率为CLKIN比模式............. 15

规格................................................. ........ 16

工作条件........................................... 16

电气特性........................................ 17

包装信息............................................ 18

最大功率耗散................................. 18

绝对最大额定值................................... 18

ESD敏感度................................................ .... 18

时序规格........................................... 19

输出驱动电流.......................................... 47

测试条件................................................ ... 47

电容负载............................................... 47

热特性........................................ 48

256球SBGA引脚............................................. 49

208引脚MQFP引脚............................................ 52

封装尺寸................................................ 54

表面贴装设计.......................................... 55

订购指南................................................ ...... 56

版本A |

第3页56 |

2006年8月

ADSP-21367/ADSP-21368/ADSP-21369

概述

在ADSP - 21367 / ADSP - 21368 / ADSP- 21369 SHARC proces-

感器是SIMD SHARC系列DSP的成员

配备了ADI公司的超级哈佛架构。这些亲

处理机是源代码兼容的ADSP- 2126x和

ADSP- 2116x的DSP ，以及与第一代ADSP- 2106x

SHARC处理器SISD （单指令单数据）

模式。该处理器是32位/ 40位浮点处理器

高性能车载音频应用而优化

凭借其大容量片上SRAM和掩膜可编程ROM ，

多个内部总线以消除I / O瓶颈，以及

创新的数字音频接口（ DAI）。

如图所示的功能框图。

第1页，

该

处理器采用两个计算单位，以提供一个显著

在对以前的SHARC处理器的性能提升

一系列的DSP算法。制造的国家的最先进的，高

高速CMOS工艺中， ADSP -21367 / ADSP- 21368 /

ADSP- 21369处理器实现了一个指令周期时间

3.0 ns的频率为333 MHz 。凭借其SIMD计算硬件，

该处理器可以执行两种GFLOPS在333 MHz的运行。

表1

显示性能基准测试这些设备。

表1.处理器基准（ 333兆赫）

速度

基准算法

（ 333兆赫）

1024点复数FFT（基数4 ，具有逆转） 27.9

μs

FIR滤波器（每点击）

1.5纳秒

IIR滤波器（每双二阶）

6.0纳秒

矩阵乘法（流水线）

[3×3] × [3×1]

13.5纳秒

[4×4] × [4×1]

23.9纳秒

除（ Y / × ）

10.5纳秒

平方根的倒数

16.3纳秒

片上掩膜可编程ROM（ 600万位）

JTAG测试访问端口

在ADSP- 21368的框图

第1页

也说明了

下面的建筑特色：

· DMA控制器

八全双工串行口

数字音频接口，包括四个精密时钟

发生器（ PCG ），输入数据端口（IDP），一个S / PDIF

接收器/发送器， 8通道异步采样

率转换器， 8个串行端口， 8个串行接口，

16位的并行输入端口（ PDAP ），柔性的信号路由

单元（ DAI SRU ）。

数字外设接口，包括三个定时器，一个

接口，两个UART ，两个串行外围接口

（SPI），以及一个灵活的信号路由单元（DPI SRU）。

核心架构

在ADSP - 21367 / ADSP - 21368 / ADSP -21369均码compati-

竹叶提取在与ADSP- 2126x的装配水平， ADSP -21160 ，

和ADSP- 21161 ，并与第一代ADSP- 2106x

SHARC处理器。在ADSP - 21367 / ADSP- 21368 /

ADSP- 21369股与ADSP- 2126x的建筑特色

和ADSP- 2116x SHARC的SIMD处理器，在详细

下面的章节。

SIMD计算引擎

该处理器包含两个计算处理单元

该操作作为一个单指令，多数据（SIMD）

引擎。的处理元件被称作PEX和PEY

每个包含一个ALU ，乘法器，移位器和寄存器文件。

PEX始终是积极的，并PEY可以通过设置来启用

在MODE1寄存器PEYEN模式位。当该模式是

使能，相同的指令是在两个处理元素执行

内，但在每一个处理单元上操作的不同数据。

这种架构是高效的执行数学运算密集型DSP

算法。

进入SIMD方式也对使用方法的效果数据是反式

存储器和处理元件之间ferred 。当

SIMD模式下，数据带宽的两倍，需要维持

计算操作中的处理元素。由于

这一要求，进入SIMD模式还加倍频带 -

存储器和处理元件之间的宽度。当

使用的DAG以SIMD方式传送数据，两个数据值

转移用的存储器的每个访问或寄存器文件。

假设在多通道SIMD模式下的两个文件。

在ADSP - 21367 / ADSP - 21368 / ADSP- 21369继续

SHARC处理器业界领先的集成的DSP的标准，

结合了高性能的32位DSP内核集成，

片上系统功能。

在ADSP- 21368的框图

第1页，

说明

以下的建筑特色：

两个处理元件，其每一个包括一个

ALU，乘法器，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

三个可编程间隔定时器， PWM发生器

化， PWM捕获/脉冲宽度测量，并

外部事件计数器功能

片上SRAM （ 2M比特）

版本A |

独立，并行计算单位

内的每个处理单元的一组计算单元。

所述计算单元包括一个算术/逻辑单元的

（ ALU ），乘法器和移位器。这些单位执行所有操作

系统蒸发散在单个周期。每个处理中的三个单位

元件平行排列，从而最大限度地计算

吞吐量。单一的多功能指令执行的并行

ALU和乘法运算。在SIMD模式下，并行

第4页56 |

2006年8月

ADSP-21367/ADSP-21368/ADSP-21369

ALU和乘法器操作发生在这两个元素的处理

求。这些运算单元支持IEEE 32位单

精度浮点， 40位扩展精度浮点

点，和32位定点数据格式。

内存架构

在ADSP - 21367 / ADSP - 21368 / ADSP- 21369处理器添加

以下建筑特色的SIMD SHARC

家庭的核心。

数据寄存器文件

通用数据寄存器文件中包含的每个亲

cessing元素。之间的寄存器文件的数据传输

运算单元和数据总线，并存储中间

结果。这10个端口， 32个寄存器（16小学， 16所中学）

寄存器文件，结合ADSP- 2136x增强Har-

vard架构，允许约束之间的数据流

计算单元和内部存储器。 PEX中的寄存器

被称为R0- R15和在PEY为S0- S15。

片上存储器

该处理器包含内部RAM和六两兆

内部掩膜可编程ROM的兆。每块可

用于代码和数据的不同组合来配置stor-

年龄（见

表2第6页）。

每个存储块支持

单周期，由核心处理器独立访问和I / O的

处理器。存储器体系结构，在与组合的

独立的片上总线，允许从核心两种数据传输

和一个来自I / O处理器，在一个周期。

对SRAM可配置为最多的64k字

32位的数据， 128K的字的16位的数据， 42K字的48位

指令（或40位的数据），或不同的字的组合

尺寸可达2兆。所有的存储器的可被访问的

16位， 32位， 48位，或64位的字。 16位浮点

存储格式支持，有效地加倍量

数据可存储在芯片上。之间的转换

32位浮点和16位浮点格式是per-

形成在一个单个的指令。而每个存储器块可以

的代码和数据存储器的组合，访问是最有效的

当一个块存储数据使用的DM总线进行传输，

其它块存储指令和使用PM总线数据

为转移。

使用DM总线和PM总线，有一个公交专用于

每个存储器块，确保单周期执行两个

数据传输。在这种情况下，指令必须是可用的

缓存。

指令和四操作数的单周期取

在ADSP - 21367 / ADSP - 21368 / ADSP- 21369的功能

增强的哈佛体系结构，其中所述数据存储器

（DM）的总线传输的数据和程序存储器（PM）的总线

转移指令和数据（见

图1第1页）。

具有独立的程序和数据存储器总线和芯片

指令高速缓冲存储器，处理器能同时提取4个

操作数（ 2在每个数据总线）和一个指令（从

高速缓冲存储器），所有在一个周期。

指令缓存

该处理器包括一个片上的指令高速缓存

使三总线操作的取指令和四

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

高速缓存允许全速执行核心，循环操作

诸如数字滤波器的乘法累加和FFT蝶形

处理。

数据地址发生器具有零开销硬件

循环缓冲器支持

在ADSP - 21367 / ADSP - 21368 / ADSP- 21369有两个数据

地址发生器（DAG ）。使用DAG用于间接

寻址和实施循环数据缓冲区中的硬件。

循环缓冲区允许的延迟线高效的编程和

在数字信号处理所需的其它数据结构，并且

通常用在数字滤波器和傅里叶变换。

两人的DAG包含足够的寄存器允许创建

多达32个循环缓冲区（小学16寄存器组， 16二线

元）。使用DAG自动处理地址指针

环绕，减少开销，提高性能，并SIM-

化了落实。循环缓冲区可以启动和停止在任何

存储器位置。

外部存储器

外部端口提供了一个高性能，无缝接口

面对各种各样的工业标准存储器设备。该

32位宽的总线可以用于连接到同步和/或

通过利用其单独的异步存储器设备

内存控制器。第一个是一个SDRAM控制器

对于行业标准的同步DRAM连接

设备和DIMM （双列直插式存储器模块），而

第二是意在异步存储器控制器

接口的各种存储设备。四个内存选择

引脚允许多达四个独立的设备共存，支持

的同步和异步任何期望的组合

设备类型。 NonSDRAM外部存储器的地址空间是

所示

表3中。

SDRAM控制器

SDRAM控制器提供多达四个另行接口

行业标准的SDRAM器件或DIMM的速率银行，在

加速到f

SCLK

。完全符合标准的SDRAM ，

每个银行都有自己的存储器选择线（ MS0 -MS3 ），并且可以

被配置16M字节和128M字节之间以含有

内存。 SDRAM的外部存储器的地址空间中示出

表4 。

灵活的指令集

48位指令字容纳了各种并行

操作，简洁的编程。例如，该

ADSP - 21367 / ADSP - 21368 / ADSP- 21369可以有条件exe-

可爱的乘法，一个加载，在这两种处理减法

而分支和取入4个32位值的元

从内存在一个单一的指令。

版本A |

第5页56 |

2006年8月

SHARC处理器

ADSP-21367/ADSP-21368/ADSP-21369

摘要

高性能的32位/ 40位浮点处理器

对于高性能的音频处理优化

单指令多数据（SIMD）计算

架构

片上存储器-2M的片上SRAM位和6M位

片上掩膜可编程ROM

代码与SHARC系列的所有其他成员兼容

在ADSP - 21367 / ADSP - 21368 / ADSP -21369提供

带有400 MHz内核指令速率具有独特audiocen-

TRIC外围设备，如数字应用接口，

S / PDIF收发器，串行端口， 8通道异步

采样率转换器，精密时钟发生器，并

更多。有关完整的订购信息，请参阅

订购

指南第58页。

专用音频组件

S / PDIF兼容数字音频接收器/发送器

4个独立的异步采样率转换器（ SRC ）

配置为四组，每组四个输出16路PWM输出

基于ROM的安全功能包括

JTAG存取存储器允许有一个64位的密钥

可以分配来限制受保护的存储器区域

在程序控制下访问敏感代码

PLL具有各种各样的软件和硬件的多

钳/分频比

可在256球BGA_ED和208引脚LQFP_EP

套餐

内部存储器

SIMD核心

指令

缓存

第5阶段

SEQUENCER

块0

的RAM / ROM的

1座

的RAM / ROM的

BLOCK 2

内存

3座

内存

DAG1/2

定时器

DMD

64-BIT

DMD 64位

B0D

64-BIT

B1D

64-BIT

B2D

64-BIT

B3D

64-BIT

PEX

PEY

PMD

64-BIT

核心巴士

横栏

内部存储器I / F

PMD 64位

环保署总线32位

IOD0 32位

FLAGx / IRQx /

TMREXP

JTAG

外设总线

32-BIT

IOD1

32-BIT

IOD0 BUS

MTM

外设总线

核心PCG

FLAGS C-D

定时器

2-0

TWI

SPI / B

UART

1-0

S / PDIF PCG

TX / RX A-D

ASRC IDP / SPORT

7-0

3-0 PDAP

7-0

核心PWM

标记3-0

AMI

SDRAM

DPI路由/销

戴路由/销

外部端口引脚MUX

DPI外设

戴外设

外设

外

PORT

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

英文内容

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标是其各自公司的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

www.analog.com

传真： 781.461.3113

2009

ADSP-21367/ADSP-21368/ADSP-21369

摘要................................................. .............. 1

专用音频组件.................................... 1

概述................................................ 3

SHARC系列核心架构............................ 4

家庭周边建筑................................ 7

I / O处理器的特性......................................... 10

系统设计................................................ .... 10

开发工具............................................. 11

附加信息........................................ 12

引脚功能描述....................................... 13

规格................................................. ....... 16

工作条件.......................................... 16

电气特性....................................... 17

包装信息........................................... 18

ESD注意事项................................................ ...... 18

最大功率耗散................................. 18

绝对最大额定值................................... 18

时序规格........................................... 18

输出驱动电流......................................... 48

测试条件................................................ .. 48

电容负载.............................................. 48

热特性........................................ 50

256球BGA_ED引脚......................................... 51

208引脚LQFP_EP引脚....................................... 54

封装尺寸............................................... 56

表面贴装设计.......................................... 57

汽车产品.............................................. 58

订购指南................................................ ..... 58

修订历史

7月9日 - 修订版。 D钮英文内容

纠正了所有优秀的文档勘误表。还更换了核心

参考时钟（ CCLK ）的时序规格，

外设时钟参考（ PCLK ）。

修订

功能框图................................ 1

额外

上下文切换............................................... 5

额外

通用寄存器.......................................... 5

澄清VCO操作。看

压控振荡器.................................... 18

纠正了对DAI和DPI引脚名称

256球BGA_ED引脚......................................... 51

208引脚LQFP_EP引脚....................................... 54

增加了366 MHz的LQFP EPAD型号为ADSP- 21367和

ADSP- 21369 。有关其他规范这些模型，

参阅以下内容：

规格................................................. ........ 16

时钟输入................................................ ........... 21

SDRAM接口时序（ 166 MHz的SDCLK ） ............... 28

串行端口................................................ ............ 34

订购指南................................................ ...... 58

英文内容

|第2页60 | 2009年7月

ADSP-21367/ADSP-21368/ADSP-21369

概述

在ADSP - 21367 / ADSP - 21368 / ADSP- 21369 SHARC

proces-

感器是SIMD SHARC系列DSP的成员

配备了ADI公司的超级哈佛架构。这些亲

处理机是源代码兼容的ADSP- 2126x和

ADSP- 2116x的DSP ，以及与第一代ADSP- 2106x

SHARC处理器SISD （单指令单数据）

模式。该处理器是32位/ 40位浮点proces-

理器的高性能汽车音响优化

凭借其大容量片上SRAM ，掩模可编程应用

ROM ，多个内部总线以消除I / O瓶颈，并

一个创新的数字应用接口（ DAI）。

如图所示的功能框图。

第1页，

该

处理器采用两个计算单位，以提供一个显著

在对以前的SHARC处理器的性能提升

一系列的DSP算法。制造的国家的最先进的，高

高速CMOS工艺中， ADSP -21367 / ADSP- 21368 /

ADSP- 21369处理器实现了一个指令周期时间

2.5纳秒的400兆赫。凭借其SIMD计算硬件，

该处理器可以执行2.4 GFLOPS在400MHz运行。

表1

显示性能基准测试这些设备。

表1.处理器基准测试（在400MHz ）

速度

基准算法

（在400MHz ）

1024点复数FFT（基数4 ，具有逆转） 23.2

μs

FIR滤波器（每点击）

1.25纳秒

IIR滤波器（每双二阶）

5.0纳秒

矩阵乘法（流水线）

[3×3] × [3×1]

11.25纳秒

[4×4] × [4×1]

20.0纳秒

除（ Y / X ）

8.75纳秒

平方根的倒数

13.5纳秒

表2. ADSP- 2136x系列特性

（续）

ADSP-21369/

ADSP-21369W

是的

32/16/8位

是的

128分贝

256式滚珠

BGA ，

208-Lead

LQFP_EP

256式滚珠

BGA

256式滚珠

BGA ，

208-Lead

LQFP_EP

ADSP-21367

ADSP-21368

特征

串口

IDP

戴

UART

DAI和DPI

S / PDIF收发器

AMI接口总线宽度

SPI

TWI

SRC性能

包

W =汽车级产品。看

第58页汽车产品

了解更多

信息。

音频解码算法包括PCM ，杜比数码EX ，杜比定向逻辑IIx技术，

DTS 96/24 ， NEO： 6 ， DTS ES ， MPEG - 2 AAC ，MP3和喜欢低音功能

管理，延迟，扬声器均衡，图形均衡，等等。

解码器/后处理算法相结合的支持，这取决于不同

芯片版本和系统配置。请访问www.analog.com的

完整的信息。

假设在多通道SIMD模式下的两个文件。

表2. ADSP- 2136x系列特性

ADSP-21369/

ADSP-21369W

ADSP-21367

ADSP-21368

该图

第1页

示出了两个时钟域，使

了ADSP- 21367 / ADSP - 21368 / ADSP- 21369处理器。该

核心时钟域包含以下功能。

两个处理单元（ PEX ， PEY ），其中每一个的COM

一九八六年四月十二一个ALU，乘法器，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持2x64 - bit数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

一个周期性间隔定时器的引脚

片上SRAM （ 2M比特）

片上掩膜可编程ROM（ 600万位）

用于仿真和边界扫描的JTAG测试访问端口。

该JTAG通过突破性的用户提供软件调试

点，允许灵活的异常处理。

特征

频率

内存

只读存储器

在ROM中的音频解码器

脉冲宽度调制

S / PDIF

SDRAM内存总线宽度

400兆赫

2M位

6M位

是的

32/16位

英文内容

|第3页60 | 2009年7月

ADSP-21367/ADSP-21368/ADSP-21369

在ADSP- 21368的框图

第1页

还示出了

外设时钟域（也被称为I / O处理器）和

包含以下功能：

IOD0 （外设DMA ）和IOD1 （外部端口DMA ）

公交车为32位数据传输

外设和外部端口总线为核心的连接

外部端口与AMI和SDRAM控制器

4个单位进行PWM控制

1 MTM单元内部到内部存储器转移

数字应用接口，包括四个精密

时钟发生器（ PCG ），串行输入一个数据端口（ IDP ）

和并行互连，一个S / PDIF接收器/发射器，

4异步采样率转换器， 8个串行

端口，一个灵活的信号路由单元（ SRU DAI ）。

数字外设接口，包括三个定时器， 2-

线接口，两个UART ，两个串行外围接口

（SPI）， 2精确时钟发生器（PCG ）和柔性显

最终路由单元（ SRU DPI ）。

SHARC系列核心架构

在ADSP - 21367 / ADSP - 21368 / ADSP -21369均码compati-

竹叶提取在与ADSP- 2126x的装配水平， ADSP -21160 ，

和ADSP- 21161 ，并与第一代ADSP- 2106x

SHARC处理器。在ADSP - 21367 / ADSP- 21368 /

ADSP- 21369处理器共享与建筑特色

ADSP- 2126x和ADSP- 2116x SHARC的SIMD处理器，

所示

图2

并在以下部分详细说明。

JTAG

旗

定时器中断CACHE

SIMD核心

PM 48数据

DMD / PMD 64

第5阶段

程序定序

PM地址24

DAG1

16x32

DAG2

16x32

PM地址32

DM地址32

PM数据64

系统

I / F

USTAT

4x32-BIT

64-BIT

DM数据64

倍增器

移

ALU

RX / FX

PEX

16x40-BIT

数据

SWAP

SX / SFX

PEY

16x40-BIT

ALU

移

倍增器

MRF

80-BIT

MRB

80-BIT

ASTATx

STYKx

ASTATy

STYKy

最高位

80-BIT

无国界医生

80-BIT

图2. SHARC内核模块Diadram

英文内容

|第4页60 | 2009年7月

ADSP-21367/ADSP-21368/ADSP-21369

SIMD计算引擎

该处理器包含两个计算处理单元

该操作作为一个单指令，多数据（SIMD）

引擎。的处理元件被称作PEX和PEY

每个包含一个ALU ，乘法器，移位器和寄存器文件。

PEX始终是积极的，并PEY可以通过设置来启用

在MODE1寄存器PEYEN模式位。当该模式是

使能，相同的指令是在两个处理元素执行

内，但在每一个处理单元上操作的不同数据。

这种架构是高效的执行数学运算密集型DSP

算法。

进入SIMD方式也对使用方法的效果数据是反式

存储器和处理元件之间ferred 。当

SIMD模式下，数据带宽的两倍，需要维持

计算操作中的处理元素。由于

这一要求，进入SIMD模式还加倍频带 -

存储器和处理元件之间的宽度。当

使用的DAG以SIMD方式传送数据，两个数据值

转移用的存储器的每个访问或寄存器文件。

数据总线交换寄存器（ PX ）允许将数据传递

64位的PM数据总线和64位DM数据总线之间，或在

40位寄存器文件和PM数据总线之间。这些寄存器的

存器包含硬件来处理的数据宽度的差异。

定时器

核心定时器可以产生周期性的软件中断。该

核心定时器可配置为使用FLAG3作为定时器到期

信号

指令和四操作数的单周期取

在ADSP - 21367 / ADSP - 21368 / ADSP- 21369的功能

增强的哈佛体系结构，其中所述数据存储器

（DM）的总线传输的数据和程序存储器（PM）的总线

转移指令和数据（见

图2中第4页）。

具有独立的程序和数据存储器总线和芯片

指令高速缓冲存储器，处理器能同时提取4个

操作数（ 2在每个数据总线）和一个指令（从

高速缓冲存储器），所有在一个周期。

独立，并行计算单位

内的每个处理单元的一组计算单元。

所述计算单元包括一个算术/逻辑单元的

（ ALU ），乘法器和移位器。这些单位执行所有操作

系统蒸发散在单个周期。每个处理中的三个单位

元件平行排列，从而最大限度地计算

吞吐量。单一的多功能指令执行的并行

ALU和乘法运算。在SIMD模式下，并行

ALU和乘法器操作发生在两个处理

元素。这些运算单元支持IEEE 32位单

精度浮点， 40位扩展精度浮点

点，和32位定点数据格式。

指令缓存

该处理器包括一个片上的指令高速缓存

使三总线操作的取指令和四

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

高速缓存允许全速执行核心，循环操作

诸如数字滤波器的乘法累加和FFT蝶形

处理。

数据地址发生器具有零开销硬件

循环缓冲器支持

在ADSP - 21367 / ADSP - 21368 / ADSP- 21369有两个数据

地址发生器（DAG ）。使用DAG用于间接

寻址和实施循环数据缓冲区中的硬件。

循环缓冲区允许的延迟线高效的编程和

在数字信号处理所需的其它数据结构，并且

通常用在数字滤波器和傅里叶变换。

两人的DAG包含足够的寄存器允许创建

多达32个循环缓冲区（小学16寄存器组， 16二线

元）。使用DAG自动处理地址指针

环绕，减少开销，提高性能，并SIM-

化了落实。循环缓冲区可以启动和停止在任何

存储器位置。

数据寄存器文件

通用数据寄存器文件中包含的每个亲

cessing元素。之间的寄存器文件的数据传输

运算单元和数据总线，并存储中间

结果。这10个端口， 32个寄存器（16小学， 16所中学）

寄存器文件，结合ADSP- 2136x增强Har-

vard架构，允许约束之间的数据流

计算单元和内部存储器。 PEX中的寄存器

被称为R0- R15和在PEY为S0- S15。

上下文切换

许多处理器的寄存器有二次寄存器

可以在中断服务的情况下快速启动

开关。在寄存器文件中的数据寄存器，该寄存器的DAG ，

和乘法器结果寄存器都有辅助寄存器。

主寄存器活性复位，而次级

寄存器由控制位在一个模式控制寄存器激活。

灵活的指令集

48位指令字容纳了各种并行

操作的简洁的编程。例如，该

ADSP - 21367 / ADSP - 21368 / ADSP- 21369可以有条件exe-

可爱的乘法，一个加载，在这两种处理减法

而分支和取入4个32位值的元

从内存在一个单一的指令。

通用寄存器

这些寄存器可用于一般用途的任务。该

USTAT （ 4 ）寄存器，可方便的位操作（设置，清除，

切换，测试， XOR）对所有的系统寄存器（控制/状态）

的核心。

片上存储器

该处理器包含内部RAM和六两兆

内部掩膜可编程ROM的兆。每块可

用于代码和数据的不同组合来配置stor-

年龄（见

表3对第6页）。

每个存储块支持

单周期，由核心处理器独立访问和I / O的

英文内容

|第5页60 | 2009年7月