【SHARC处理器ADSP-21362/ADSP-21363/ADSP-21364/ADSP-2136】,IC型号ADSP-21364KSWZ-1AA,ADSP-21364KSWZ-1AA PDF资料,ADSP-21364KSWZ-1AA经销商,ic,电子元器件-51电子网

SHARC处理器

ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366

摘要

高性能的32位/ 40位浮点处理器

对于高性能的音频处理优化

单指令多数据（SIMD）计算

架构

片上存储器-3M的片上SRAM位

代码与SHARC系列的所有其他成员兼容

在ADSP- 2136x处理器可提供高达333 MHz的

核心指令速率具有独特audiocentric外设

如数字应用接口，S / PDIF反

ceiver ， DTCP （数字传输内容保护

协议），串行端口，精密时钟发生器，并

更多。有关完整的订购信息，请参阅

订购

指南第54页。

专用音频组件

S / PDIF兼容数字音频接收器/发送器

8通道异步采样速率转换器（ SRC ）

配置为四组，每组四个输出16路PWM输出

基于ROM的安全特性包括：

JTAG存取存储器允许有一个64位的密钥

可以分配来限制受保护的存储器区域

在程序控制下访问敏感代码

PLL具有各种各样的软件和硬件的多

钳/分频比

可在136球CSP_BGA和144引脚LQFP_EP

套餐

内部存储器

SIMD核心

指令

缓存

第5阶段

SEQUENCER

块0

的RAM / ROM的

1座

的RAM / ROM的

BLOCK 2

内存

3座

内存

DAG1/2

定时器

DMD 64位

PMD 64位

B0D

64-BIT

B1D

64-BIT

B2D

64-BIT

B3D

64-BIT

PEX

PEY

核心巴士

横栏

内部存储器I / F

PMD 64位

FLAGx / IRQx /

TMREXP

JTAG

外设总线

32-BIT

IOD 32位

MTM /

DTCP

外设总线

IOD BUS

内核定时器

FLAGS 2-0

ASRC

3-0

S / PDIF

TX / RX

PCG

A-B

SPI B

PDAP / SPORT

IDP7-0

5-0

SPI

CORE

FL AGS

PWM

3-0

戴路由/销

PP管脚复用

戴外设

外设

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

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信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标均为其各自所有者的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

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www.analog.com

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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366

摘要................................................. .............. 1

专用音频组件.................................... 1

修订历史................................................ ...... 2

概述................................................ 3

SHARC系列核心架构............................ 4

家庭周边建筑................................ 6

I / O处理器的特点........................................... 8

系统设计................................................ ...... 8

开发工具............................................... 9

附加信息........................................ 10

相关信号链.......................................... 10

引脚功能描述....................................... 11

规格................................................. ....... 14

工作条件.......................................... 14

电气特性....................................... 14

包装信息............................................ 15

ESD注意事项................................................ ...... 15

最大功率耗散................................. 15

绝对最大额定值................................... 15

时序规格........................................... 15

输出驱动电流......................................... 44

测试条件................................................ .. 44

电容负载.............................................. 44

热特性........................................ 45

144引脚LQFP_EP引脚配置....................... 46

136球BGA引脚配置............................... 48

封装尺寸............................................... 51

表面贴装设计.......................................... 52

汽车产品.............................................. 53

订购指南................................................ ..... 54

修订历史

3月11日 - 修订版。 F到牧师摹

修订

S / PDIF发射器输入数据定时............. 38

修订

表45 ，

额外

图43

和

图44

144-Lead

LQFP_EP引脚配置.................................... 46

增加了一个额外的模型

汽车产品....... 53

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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366

概述

在ADSP- 2136x SHARC

处理器是SIMD的一员

SHARC系列DSP的功能ADI公司，超

哈佛架构。该处理器的源代码兼容

与ADSP- 2126x和ADSP- 2116x的DSP ，以及与

在SISD第一代ADSP- 2106x SHARC处理器

（单指令单数据）模式。在ADSP- 2136x是

32位/ 40位浮点处理器优化的高

高性能汽车音频应用。它们含有

大容量片上SRAM和ROM ，多个内部总线来elim-

inate I / O瓶颈，以及创新的数字音频接口

（ DAI ）。

如图所示的功能框图。

第1页，

该

ADSP- 2136x采用两个计算单位，以提供一个显

比上SHARC处理器着的性能提升

在一系列的信号处理算法。凭借其SIMD的COM

putational硬件方面， ADSP- 2136x可以执行两种

GFLOPS运行频率为333 MHz 。

表2. ADSP- 2136x系列特性

特征

内存

只读存储器

在ROM中的音频解码器

脉冲宽度调制

S / PDIF

DTCP

SRC的SNR性能

表1

显示性能基准测试这些设备。

表2

显示各个产品系列的特点。

表1.基准（ 333兆赫）

基准算法

1024点复数FFT（基数4，具有逆转）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

矩阵乘法（流水线）

[3×3] × [3×1]

[4×4] × [4×1]

除（ Y / X ）

平方根的倒数

速度

（ 333兆赫）

27.9 μs

1.5纳秒

6.0纳秒

13.5纳秒

23.9纳秒

10.5纳秒

16.3纳秒

假设在多通道SIMD模式下的两个文件。

ADSP-21362

3M位

4M位

是的

-128分贝

ADSP-21363

3M位

4M位

是的

无SRC

ADSP-21364

3M位

4M位

是的

-140分贝

ADSP-21365

3M位

4M位

是的

-128分贝

ADSP-21366

3M位

4M位

是的

-128分贝

音频解码算法包括PCM ，杜比数码EX ，杜比定向逻辑IIx ， DTS 96/24 ， NEO： 6 ， DTS ES ， MPEG - 2 AAC ，MP3和功能，如低音管理，延迟，

扬声器均衡，图形均衡，等等。解码器/后处理算法相结合的支持取决于芯片的版本和系统变化

配置。请访问www.analog.com的完整信息。

在ADSP- 21362和ADSP- 21365处理器提供的数字传输内容保护协议，专有安全协议。请联系您的ADI公司

销售办事处以获取更多信息。

该图

第1页

示出了两个时钟域，使

了ADSP- 2136x处理器。内核时钟域包含

以下功能：

两个处理元件，其每一个包括一个

ALU，乘法器，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

一个周期性间隔定时器的引脚

片上SRAM （ 3M位）

片上掩膜可编程ROM（ 4M位）

用于仿真和边界扫描的JTAG测试访问端口。

该JTAG通过突破性的用户提供软件调试

分，这允许灵活的异常处理。

该图

第1页

还示出了以下的建筑

产品特点：

处理32位DMA的外设I / O处理器

六个全双工串行口

在德迪两个SPI兼容接口端口，小学

cated销，二次上DAI引脚

8 - bit或16 - bit并行端口，支持接口场外

片外存储器外设

数字音频接口，其中包括两个精密时钟

发生器（ PCG ），输入数据端口（IDP），一个S / PDIF

接收器/发送器， 8通道异步采样率

变频器， DTCP加密，六个串口， 8个串行接口

面，一个20位的并行输入端口， 10中断， 6旗

输出，六旗投入，三个定时器，以及灵活的信号

路由单元（ SRU ）

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2011年3月

ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366

SHARC系列核心架构

在ADSP - 2136x是代码兼容，在与装配水平

在ADSP- 2126x ， ADSP -21160和ADSP- 21161 ，并与

第一代ADSP- 2106x SHARC处理器。该

ADSP- 2136x股与ADSP- 2126x的建筑特色

和ADSP- 2116x的SIMD SHARC处理器，如图

图2

并在以下部分详细说明。

进入SIMD方式也对使用方法的效果数据是反式

存储器和处理元件之间ferred 。当

SIMD模式下，数据带宽的两倍，需要维持

计算操作中的处理元素。由于

这一要求，进入SIMD模式也将增加一倍

存储器和处理元件之间的带宽。

当使用DAG的转移在SIMD模式下的数据，两个数据

值传送用的存储器的每个接入或

寄存器文件中。

SIMD计算引擎

该处理器包含两个计算处理单元

该操作作为一个单指令，多数据（SIMD）

引擎。的处理元件被称作PEX和PEY

每个包含一个ALU ，乘法器，移位器和寄存器文件。

PEX始终是活动的，并且PEY可以通过设置来启用

在MODE1寄存器PEYEN模式位。当该模式是

使能，相同的指令是在两个处理元素执行

内，但在每一个处理单元上操作的不同数据。

这种架构是高效的执行数学运算密集的信号

处理算法。

独立，并行计算单位

内的每个处理单元的一组计算单元。

所述计算单元包括一个算术/逻辑单元的

（ ALU ），乘法器和移位器。这些单位执行所有操作

系统蒸发散在单个周期。每个处理中的三个单位

元件平行排列，从而最大限度地计算

吞吐量。单一的多功能指令执行的并行

ALU和乘法运算。在SIMD模式下，并行

ALU和乘法器操作发生在两个处理

元素。这些运算单元支持IEEE 32位，

单精度浮点， 40位扩展精度

浮点和32位定点数据格式。

JTAG

旗

定时器中断CACHE

SIMD核心

PM地址24

DMD / PMD 64

第5阶段

程序定序

PM 48数据

DAG1

16x32

DAG2

16x32

PM地址32

DM地址32

PM数据64

系统

I / F

USTAT

4x32-BIT

64-BIT

DM数据64

倍增器

移

ALU

RX / FX

PEX

16x40-BIT

数据

SWAP

SX / SFX

PEY

16x40-BIT

ALU

移

倍增器

MRF

80-BIT

MRB

80-BIT

ASTATx

STYKx

ASTATy

STYKy

最高位

80-BIT

无国界医生

80-BIT

图2. SHARC内核框图

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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366

数据寄存器文件

每个处理单元包括一个通用的数据寄存器

之三文件。计算之间的寄存器文件的数据传输

单元和数据总线，并存储中间结果。这些

10端口， 32个寄存器（16小学， 16所中学）文件，结合

与ADSP- 2136x增强的哈佛结构，使

计算单元和接口之间的无约束的数据流

最终记忆。在PEX的寄存器被称为R0- R15和

在PEY为S0 - S15 。

处理，并在数字滤波器和傅立叶常用

变换。两人的DAG包含足够的寄存器允许

创建多达32个循环缓冲区（小学16寄存器组，

16中学）。使用DAG自动处理地址指针

环绕，减少开销，提高性能，并SIM-

化了落实。循环缓冲区可以启动和停止在任何

存储器位置。

灵活的指令集

48位指令字容纳了各种并行

操作的简洁的编程。例如，该

处理器可以有条件地执行一个乘法，一个插件，和

在这两个处理单元，同时减去分支和fetch-

从存储器-所有荷兰国际集团多达4个32位值中的一个单

指令。

上下文切换

许多处理器的寄存器有二次寄存器

可以在中断服务的情况下快速启动

开关。在寄存器文件中的数据寄存器，该寄存器的DAG ，

和乘法器结果寄存器都有辅助寄存器。

主寄存器活性复位，而次级

寄存器由控制位在一个模式控制寄存器激活。

片上存储器

该处理器包含内部SRAM和4M位的3M位

内部ROM 。每个块可以为不同的配置

代码和数据的存储组合（见

表3）。

每

内存模块支持单周期，独立访问由

核心处理器和I / O处理器。该处理器的存储器

建筑，在其独立的片上总线相结合，

允许从芯2的数据传输，一个来自I / O的

处理器，在一个周期。

对SRAM可配置为最多的96K字

32位的数据， 192K字的16位数据， 64K字的48位

指令（或40位的数据），或不同的字的组合

尺寸高达3M位。所有的存储器的可被访问的16位

32位， 48位，或64位的字。 16位浮点存储

格式所支持的有效地加倍的数据量

可存储在芯片上。 32位之间的转换

浮点和16位浮点格式是在执行

单个指令。而每个存储块可以存储combi-

代码和数据的国家，访问是最有效的之一，当

块存储使用的DM总线，用于传输数据，另一

块存储指令和使用PM总线进行数据

接送。

使用DM总线和PM总线，有一个公交专用于

每个存储器块，确保单周期执行两个

数据传输。在这种情况下，指令必须是可用的

缓存。

通用寄存器

通用寄存器是通用寄存器。该

USTAT （ 4 ）寄存器，可方便的位操作（设置，清除，

切换，测试， XOR）对所有的系统寄存器（控制/状态）

的核心。

数据总线交换寄存器（ PX ）允许将数据传递

64位的PM数据总线和64位DM数据总线之间，或在

40位寄存器文件和PM / DM数据总线之间。这些

寄存器包含硬件来处理的数据宽度的差异。

定时器

核心定时器可以产生周期性的软件中断。该

核心定时器可配置为使用FLAG3作为定时器到期

信号。

指令和四操作数的单周期取

该处理器采用的增强型Harvard架构

该数据存储器（DM）的总线传输的数据和亲

克存储器（PM）的总线传输指令和数据

（见

图2）。

与它的独立的程序和数据存储器

总线和片上高速缓存的指令，处理器可以simulta-

neously提取4个操作数（ 2对每个数据总线）和一个

指令（从高速缓存），在一个单一的周期。

指令缓存

该处理器包括一个片上的指令高速缓存

使三总线操作的取指令和四

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

高速缓存允许全速执行核心循环操作

诸如数字滤波器的乘法累加和FFT蝶形

处理。

片上存储器带宽

内部存储器架构允许在三个访问

同时任何四个块，假设没有块CON-

flicts 。总带宽的获得与DMD和PMD公共汽车

（ 2× 64位，核心CLK）和IOD总线（32位， PCLK ）。

基于ROM的安全性

该处理器具有ROM的安全功能，提供硬

为防止保护用户的软件代码洁具支持

非法读取从内部码。当使用此

功能时，处理器不启动加载任何外部代码， exe-

从内部ROM三个琴键只。此外，该

处理器不通过JTAG端口可以自由进出。相反，一

唯一的64位密钥，这必须通过JTAG扫描中

数据地址发生器具有零开销硬件

循环缓冲器支持

该处理器的两个数据地址产生器（ DAG）的使用

对于间接寻址和实施循环数据缓冲区

在硬件上。循环缓冲区允许高效的编程

延时线和其他数据结构需要在数字信号

启摹

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