a
摘要
初步的技术数据
高性能的32位/ 40位浮点处理器
专业音频处理优化
频率为333 MHz / 2 GFLOPS ，具有独特的音频为中心的外设
如数字音频接口的ADSP- 21363 SHARC
处理器是适用于需要工业应用
领先的均衡，混响等效果
处理
单指令多数据（ SIMD ）运算
架构
两个32位IEEE浮点/ 32 - bit定点/ 40位
扩展精度浮点计算单元，
每一个乘法器， ALU ，移位器和寄存器文件
SHARC
处理器
ADSP-21363
片上存储器-3M的片上SRAM和专用位
片上掩膜可编程ROM的4M位
代码与SHARC系列的所有其他成员兼容
在ADSP - 21363提供了333 MHz内核指令
率。有关完整的订购信息，请参阅
订购
指南第41页
核心处理器
定时器
指令
缓存
32× 48位
片上存储器有4个街区
块0
SRAM
1M位
1座
SRAM
1M位
BLOCK 2
SRAM
0.5M位
3座
SRAM
0.5M位
只读存储器
2M位
只读存储器
2M位
DAG1
8X4X32
DAG2
8X4X32
节目
SEQUENCER
ADDR
数据
ADDR
数据
ADDR
数据
ADDR
数据
PM地址总线
DM地址总线
PM数据总线
32
32
64
DM数据总线
64
IOA
IOD
IOA
IOD
IOA
IOD
IOA
IOD
PX注册
处理
元素
（ PEX ）
处理
元素
（ PEY ）
SPI
SPORT有
IDP
PCG
计时器
IOP寄存器
（内存映射）
信号
路由
单位
6
JTAG测试&仿真
I / O处理器
与外设
请参见“ ADSP- 21363 MEMORY
和I / O接口特性“
一节
S
图1.功能框图 - 处理器内核
SHARC和SHARC徽标是ADI公司的商标。
REV 。 A蛋白
信息ADI公司提供的被认为是准确和可靠。
但是，没有责任承担由Analog Devices供其使用，也不对任何
侵犯第三方专利或其他权利，可能导致其使用的。
规格如有变更，恕不另行通知。没有获发牌照以暗示
或者以其他方式在ADI公司的任何专利或专利权。商标
注册商标是其各自公司的财产。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.
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www.analog.com
传真： 781.326.8703
2004 ADI公司保留所有权利。
ADSP-21363
主要特性 - 处理器内核
频率为333 MHz （ 3.0纳秒）内核指令速率， ADSP- 21363
执行2 GFLOPS / 666 MMACS
3M位片上单端口SRAM （块0和1 1M位，
并且在用于通过同时访问块2和3） 0.50M位
核心处理器和DMA
在块0 4M位片上掩膜可编程ROM（ 2M位
在块1和2M位）
双数据地址产生器（ DAG）的有模和位
反转寻址
零开销循环与单循环回路设置， provid-
荷兰国际集团高效的程序排序
单指令多数据（ SIMD ）架构
规定：
两个计算处理单元
并发执行
与其他SHARC系列成员的代码兼容性
装配水平
在并行总线和计算单元允许赎罪
乘法的GLE周期执行（带或不带SIMD ）
操作中， ALU运算，双内存读取或
写和取指令
在持续的5.4G内存和核心之间转移
字节/ s的带宽，在333 MHz内核指令速率
初步的技术数据
多达12个TDM流的支持，每128个通道
FRAME
扩选择在每个通道的基础上的TDM模式
输入数据端口提供了一个附加的输入路径
SHARC内核，配置为八通道串行数据
或者七个通道的串行数据并建立一个单一信道
到20位宽的并行数据
信号路由单元提供配置和灵活的CON-
所有组件戴个串行端口之间连接中，有2
精确时钟发生器，具有数据输入数据端口
采集端口，一个SPI端口，三个定时器， 10个中断，
6标志输入， 6输出的标志，而20 SRU I / O引脚
(DAI_P20-1)
两个串行外设接口（ SPI ） ：主要在专用
销，二次上DAI引脚提供：
通过初级SPI主设备或从串行启动
全双工操作
主从模式，支持多主
漏极开路输出
可编程的波特率，时钟极性和阶段
3多路复用旗/ IRQ线
1多路复用旗/定时器到期行
脉冲宽度调制规定：
配置为四组，每组四个输出16路PWM输出
支持中心对齐或边沿对齐的PWM波形
可以生成两个输出互补信号
配对模式或非配对模式独立信号
PLL具有各种各样的软件和硬件的多
钳/分频比
双电压： 3.3 V的I / O ， 1.2V的核心
可在136球的Mini- BGA和144引脚INT -HS LQFP
包（见
在第44页订购指南）
I / O口
DMA控制器支持：
25 DMA通道， ADSP- 21363内部之间的转移
存储器和各种外设
32位DMA传输的核心时脉速度，并行与全
高速处理器执行
异步并行端口可以访问异步
外部存储器
16复用的地址/数据线支持24位地址
外部地址范围与8位数据还是16位地址
外部地址范围具有16位数据
每秒的传输速率55M字节
在一个专用的DMA通道的外部存储器存取
8位到32位和16位到32位的包装选项
可编程的数据周期持续时间的选择： 2至31 CCLK
数字音频接口（ DAI ），包括六个串口，2个预
Cision公司时钟发生器，输入数据端口，三个定时器，
和信号路由单元
即高达50M bit / s的运营六双数据线串口
在每个数据线的每个都有一个时钟，帧同步和两个
可以被配置为接收器或数据线
发射器对
左对齐采样对和我
2
的支持下，可编程
方向多达24个同时接收或发送
使用两个I通道
2
每个串行兼容的立体声设备
PORT
电信TDM接口的支持，包括
较新的电话接口128 TDM通道支持
如H.100 / H.110
牧师PRA |
第2页44 | 2004年9月
初步的技术数据
概述
在ADSP- 21363 SHARC处理器是SIMD的一员
SHARC系列DSP的功能ADI公司的超级Har-
vard架构。在ADSP- 21363是源代码兼容
与ADSP- 2126x和ADSP- 2116x的DSP ，以及与
在SISD第一代ADSP- 2106x SHARC处理器（了正弦
GLE -指令单数据）模式。在ADSP - 21363是一个32位
位/ 40位浮点处理器，专业优化
音频应用具有较大的片上SRAM ，多个内部
公交车来消除I / O瓶颈，以及创新的数字
音频接口（ DAI） 。
如图所示的功能框图。
第1页，
该
ADSP - 21363采用两个计算单位，以提供一个显
在以往的SHARC处理器着的性能提升
的范围内的信号处理算法。制作状态， OF-
最先进的高速CMOS工艺中， ADSP- 21363处理器
实现了3.0 ns的频率为333 MHz指令周期时间。凭借其
SIMD计算硬件的ADSP- 21363可进行2
GFLOPS运行频率为333 MHz 。
表1
显示性能基准测试的ADSP- 21363 。
表1. ADSP- 21363基准（ 333兆赫）
速度
（ 333兆赫）
1024点复数FFT（基数4 ，具有逆转） 27.9
s
FIR滤波器（每点击）
1
1.5纳秒
IIR滤波器（每双二阶）
1
6.0纳秒
矩阵乘法（流水线）
[3x3] × [3x1]
13.5纳秒
[4x4] × [4x1]
23.9纳秒
除（ Y / × ）
10.5纳秒
平方根的倒数
16.3纳秒
1
ADSP-21363
支持接口片8位或16位并行端口
存储外设
JTAG测试访问端口
在ADSP- 21363的框图
第6页，
说明
以下的建筑特色：
· DMA控制器
六个全双工串行口
在德迪两个SPI兼容接口端口，小学
cated销，二次上DAI引脚
数字音频接口，其中包括两个精密时钟
发生器（ PCG ），输入数据端口（IDP） ， 6串口，
8个串行接口，一个20位的并行输入端口， 10间
中断产生， 6标志输出， 6标志输入，三个定时器，以及一个
灵活的信号路由单元（ SRU ）和SPI端口
图2中第4页
显示了中国体育的一个示例配置
采用精密时钟发生器与I接口
2
S
ADC和一个余
2
S DAC，具有比低得多的时钟抖动
串行端口将产生本身。许多其他的SRU的配置
系统蒸发散是可能的。
基准算法
ADSP - 21363系列核心架构
在ADSP - 21363是用汇编代码级兼容
在ADSP- 2126x ， ADSP -21160和ADSP- 21161 ，并与
第一代ADSP- 2106x SHARC处理器。 ADSP-的
与ADSP- 2126x 21363股建筑特色及
ADSP- 2116x的SIMD SHARC处理器，如在跟着详细
几个章节。
SIMD计算引擎
在ADSP - 21363包含两个计算处理元素
那作为一个单指令多数据ments
（SIMD）引擎。的处理元件被称作PEX
和PEY ，每个包含一个ALU ，乘法器，移位器和稳压
存器文件。 PEX始终是积极的，并PEY可以通过启用
设置在MODE1寄存器中的PEYEN模式位。当此
模式被使能，相同的指令是在两个亲执行
cessing元素，但每个处理元件上操作
不同的数据。这种架构是高效的执行数学
密集的信号处理算法。
进入SIMD方式也对使用方法的效果数据是反式
存储器和处理元件之间ferred 。当
SIMD模式下，数据带宽的两倍，需要维持
计算操作中的处理元素。由于
这一要求，进入SIMD模式还加倍频带 -
存储器和处理元件之间的宽度。当
使用的DAG以SIMD方式传送数据，两个数据值
转移用的存储器的每个访问或寄存器文件。
假设在多通道SIMD模式下的两个文件
在ADSP- 21363 SHARC继续行业领先的标
集成的DSP dards ，结合高性能
32位DSP内核集成的片上系统功能。
在ADSP- 21363的框图
第1页，
说明
以下的建筑特色：
两个处理元件，其每一个包括一个
ALU ，乘法器，移位器和数据寄存器文件
数据地址发生器（ DAG1 ， DAG2 ）
程序定序器与指令缓存
PM和DM总线支持4个32位数据的能力
在每一个核心的亲内存和核心之间传输
处理器周期
三个可编程间隔定时器， PWM发生器
化， PWM捕获/脉冲宽度测量，并
外部事件计数器功能
片上SRAM （ 3M位）
片上掩膜可编程ROM（ 4M位）
独立，并行计算单位
内的每个处理单元的一组计算单元。
所述计算单元包括一个算术/逻辑单元的
（ ALU ） ，乘法器和移位器。这些单位执行所有操作
系统蒸发散在单个周期。每个处理中的三个单位
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2004年9月
ADSP-21363
ADSP-21363
CLKOUT
时钟
2
2
3
CLKI
XTAL
CLK_CFG 1-0
BOOTCFG1-0
FLAG3-1
RD
WR
FLAG0
ADC
（可选）
CLK
FS
SDAT
ALE
AD15-0
初步的技术数据
LATCH
ADDR
数据
OE
WE
CS
并行
PORT
内存
引导ROM
I / O设备
控制
数据
地址
DAI_P1
DAI_P2
DAI_P3
SRU
DAI_P18
DAI_P19
DAI_P20
SCLK0
SFS0
SD0A
SD0B
SPORT0
SPORT1
SPORT2
SPORT3
SPORT4
SPORT5
DAC
（可选）
CLK
FS
SDAT
CLK
FS
戴
RESET
PCGA
PCGB
JTAG
6
图2. ADSP- 21363系统的示例配置
元件平行排列，从而最大限度地计算
吞吐量。单一的多功能指令执行的并行
ALU和乘法运算。在SIMD模式下，并行
ALU和乘法器操作发生在这两个元素的处理
求。这些运算单元支持IEEE 32位单
精度浮点， 40位扩展精度浮点
点，和32位定点数据格式。
该处理器可以同时提取4个操作数（二过
在一个赎罪每个数据总线）和一个指令（从高速缓存）中，所有
GLE周期。
指令缓存
在ADSP- 21363包括一个片上指令缓存
使三总线操作的取指令和四
数据值。缓存是有选择性的，只有他的指令
获取与PM总线的数据访问冲突被缓存。这
高速缓存允许全速执行核心，循环操作
诸如数字滤波器的乘法累加和FFT蝶形
处理。
数据寄存器文件
通用数据寄存器文件中包含的每个
处理元件。之间的寄存器文件的数据传输
运算单元和数据总线，并存储中间
结果。这10个端口， 32个寄存器（16小学， 16所中学）
寄存器文件，结合ADSP- 2136x增强Har-
vard架构，允许约束之间的数据流
计算单元和内部存储器。 PEX中的寄存器
被称为R0- R15和在PEY为S0- S15。
数据地址发生器具有零开销硬件
循环缓冲器支持
在ADSP- 21363的两个数据地址发生器（DAG ）是
用于间接寻址和实施循环数据
缓冲区硬件。循环缓冲区允许高效编程
需要在数字延迟线和其他数据结构明
信号处理，并在数字滤波器通常用于和
傅立叶变换。在ADSP- 21363两的DAG包含
足够的寄存器允许创建多达32个循环缓冲的中
ERS （小学16寄存器组， 16个二级） 。使用DAG
自动处理地址指针环绕，减少过度
头，提高性能，并简化实施。
循环缓冲区可以开始和结束于一个存储位置。
指令和四操作数的单周期取
在ADSP- 21363功能在增强的哈佛结构
该数据存储器（DM）的总线传输的数据和亲
克存储器（PM）的总线传输指令和数据
（见
图1第1页） 。
与ADSP- 21363的单独亲
克和数据存储器总线和片上指令缓存，
牧师PRA |
第4页44 | 2004年9月
初步的技术数据
灵活的指令集
48位指令字容纳了各种并行
操作，简洁的编程。例如，该
ADSP - 21363可以有条件地执行一个乘法，一个插件，和
在这两个处理单元，同时减去分支和fetch-
从存储器-所有荷兰国际集团多达4个32位值中的一个单
指令。
ADSP-21363
周期中，由核心处理器独立访问和I / O亲
处理器。在ADSP- 21363的内存架构，结合
其独立的片上总线，允许从两个数据传输
芯和一个来自I / O处理器，在一个周期。
在ADSP- 21363的， SRAM可被配置为最大的
96K字的32位数据， 16位的数据， 64K字192K字
的48位指令（或40位的数据），或者differ-组合
耳鼻喉科字长最多三个兆。所有的存储器的可
访问的16位， 32位， 48位，或64位的字。 16位悬空
荷兰国际集团点的存储格式支持，有效地加倍
这可以被存储在片内的数据量。转变
32位浮点和16位浮点换间
垫是在单个指令中执行。虽然每个内存
块可以存储代码的组合和数据访问是
最有效时使用的DM总线为一个块存储数据
利用传输，而另一个块存储指令和数据的
在PM总线传输。
ADSP - 21363的内存和I / O接口
特点
在ADSP- 21363增加了以下建筑特色
在SIMD SHARC系列处理器。
片上存储器
在ADSP - 21363包含内部SRAM三兆
四兆的内部掩膜可编程的ROM 。每
块可为不同的代码组合来构造和
数据存储（见
表2）。
每个存储模块支持单
表2. ADSP- 21363内部存储空间
IOP寄存器为0x0000 0000 - 0003 FFFF
长字（ 64位）
BLOCK 0 ROM
×0004 0000-0x0004 7FFF
版权所有
×0004 8000-0x0004 BFFF
BLOCK RAM 0
×0004 C000-0x0004 FFFF
BLOCK 1 ROM
0×0005 0000-0x0005 7FFF
版权所有
0×0005 8000-0x0005 BFFF
1块RAM
0×0005 C000-0x0005 FFFF
2座RAM
0x0006 0000-0x0006 1FFF
版权所有
0x0006 2000 - 0x0006 FFFF
3座RAM
0x0007 0000-0x0007 1FFF
版权所有
0x0007 2000 - 0x0007 FFFF
3座RAM
0x000E 0000-0x000E 2AAA
1块RAM
0x000B 0000-0x000B 5555
2座RAM
0x000C 0000-0x000C 2AAA
BLOCK RAM 0
0x0009 0000–0x0009 5555
BLOCK 1 ROM
0x000A 0000-0x000A AAAA
扩展精度正常或正常字（ 32位）
指令字（ 48位）
BLOCK 0 ROM
0x0008处0000-0x0008 AAAA
BLOCK 0 ROM
0x0008处0000-0x0008 FFFF
版权所有
0x0009 0000-0x0009 7FFF
BLOCK RAM 0
0x0009 8000-0x0009 FFFF
BLOCK 1 ROM
0x000A 0000- 0x000A FFFF
版权所有
0x000B 0000- 0x000B 7FFF
1块RAM
0x000B 8000-0x000B FFFF
2座RAM
0x000C 0000-0x000C 3FFF
版权所有
0x000C 4000- 0x000D FFFF
3座RAM
0x000E 0000-0x000E 3FFF
版权所有
0x000E 4000-0x000F FFFF
短字（16位）
BLOCK 0 ROM
0×0010 0000-0x0011 FFFF
版权所有
0×0012 0000-0x0012 FFFF
BLOCK RAM 0
0x0013 0000-0x0013 FFFF
BLOCK 1 ROM
0x0014 0000-0x0015 FFFF
版权所有
0x0016 0000-0x0016 FFFF
1块RAM
0x0017 0000-0x0017 FFFF
2座RAM
0x0018处0000-0x0018 7FFF
版权所有
0x0018处8000-0x001B FFFF
3座RAM
0x001C 0000-0x001C 7FFF
版权所有
0x001C 8000-0x001F FFFF
版权所有
0×0020 0000-0xFFFF FFFF
牧师PRA |
第5页44 |
2004年9月
QQ：2880707522 复制
