初步的技术数据
摘要
高性能的32位/ 40位浮点处理器
对于高性能的音频处理优化
代码与所有其他SHARC DSP的兼容
在ADSP- 21267的进程高性能音频，同时
从而实现了低系统成本
音频解码器和后处理器算法的支持。
非易失性存储器可以被配置为包含一个COM
bination的PCM 96 kHz时，杜比数字，杜比数字EX2 ，
杜比定向逻辑IIx ， DTS 5.1 ， DTS ES离散6.1 ， DTS- ES
矩阵6.1 ，是DTS Neo ：6， MPEG2x BC （2信道）等。
见www.analog.com/SHARC的完整列表
单指令多数据（SIMD）计算架构设计师用手工
tecture ， 2个32位IEEE浮点/ 32 - bit定点/
40位扩展精度浮点运算
单元，每个单元具有一个乘法器， ALU ，移位器和寄存器文件
高带宽I / O -a并行端口，一个SPI接口，四个串口
端口，数字音频接口（DAI）和JTAG测试端口
SHARC
处理器
ADSP-21267
戴集成了两个高精度时钟发生器（ PCG ） ，及
一个输入数据端口（IDP） ，其包括并行数据一次采集
习得端口（ PDAP ） ，和3个可编程定时器，所有
根据由信号路由单元的软件控制（ SRU ）
片上存储器， 1M的片上SRAM和专用位
3M位片上掩膜可编程的ROM
在ADSP - 21267提供了150 MHz内核指令
率。有关完整的订购信息，请参阅
订购
指南第43页
图1.功能框图
CORE P ROCE SSO
指令
缓存
32× 48位
双端口存储器
块0
S·拉姆
0.5 MBI牛逼
双P ORT ED ME MORY
1座
S·拉姆
0.5兆
定时器
只读存储器
1.5兆位
RO M
1.5 MBI牛逼
DAG1
8X4X32
DAG 2
8X 4X32
PROG RAM
SEQ UE NCE
ADDR
数据
ADDR
数据
32
下午ADDRE SS BUS
DM地址总线
64
64
P M数据总线
DM数据总线
IO
(32)
IOA
(18)
32
PX REGIS TER
P ROCE SSI NG
eleme新台币
（ PE X）
PRO CE SSI NG
元素
（ PEY ）
DMA控制器
2 2 C HA N N ELS
GPIO FLAG S /
IRQ / TIMEXP
4
4
S PI端口（1 ）
一个D D RE SS /
D A TA B美/ GP IO
16
3
6
JTAG TES牛逼& EMULATIO
20
SIG NAL
路由
单位
SERIAL P ORTS （ 6 ）
输入
数据P ORTS （ 8 ）
P ARALLEL数据
欧洲法规银行足球比赛PO RT
PRE CI SION时钟
摹ENERATO RS （ 2 ）
3
TI ME的RS （3）
我运
REGIS TERS
（ MEMO RY MAP PED ）
控制，
状态， &
DAT一个缓冲区
CON TR OL / G PIO
并行
PORT
S
数字音频接口
I / O处理器
SHARC和SHARC徽标是ADI公司的商标。
REV 。 A蛋白
信息ADI公司提供的被认为是准确和可靠。
但是，没有责任承担由Analog Devices供其使用，也不对任何
侵犯第三方专利或其他权利，可能导致其使用的。
规格如有变更，恕不另行通知。没有获发牌照以暗示
或者以其他方式在ADI公司的任何专利或专利权。商标
注册商标均为其各自所有者的财产。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.
联系电话： 781 / 329-4700
www.analog.com
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ADSP-21267
主要特点
在150兆赫（ 6.65纳秒）内核指令速率， ADSP- 21267
在900 MFLOPS的性能运行是否运行
上固定或浮点数据
300 MMACS在150 MHz的持续表现
代码兼容性，在组装的水平，使用相同的
指令集等SHARC DSP的
超级哈佛架构的三个独立的总线，用于
双数据取，取指令和非侵入式，零
顶置I / O
在块0 1M位片上双端口SRAM （ 0.5M位和
在块1 ）由核心proces-同时访问0.5M位
SOR和DMA
3M位片上双端口掩膜可编程ROM（ 1.5M
在块0位和150万位的块1 ）
双数据地址产生器（ DAG）的有模和位
反转寻址
零开销循环与单循环回路设置， provid-
荷兰国际集团高效的程序排序
单指令多数据（ SIMD ）架构
规定：
两个计算处理单元
并发execution-每个处理单元执行时
相同的指令，而是运行在不同的数据
DMA控制器支持：
18个零开销DMA通道之间的转移
ADSP- 21267内部存储器和四个串行端口，
输入数据端口（IDP） ， SPI兼容端口，和
并口
32位背景DMA传输的核心时钟速度，在
用全速处理器并行执行
异步并行/外部端口提供：
访问异步外部存储器
16复用的地址/数据线，可以支持24位
解决外部地址范围与8位数据还是16位
解决外部地址范围具有16位数据
每秒的传输速率50兆字节
256字的页面边界
在一个专用的DMA通道的外部存储器存取
8位到32位和16位到32位字的包装选项
可编程等待状态选择： 2至31 CCLK
数字音频接口（ DAI）包括四个串行端口， 2
精密时钟发生器，输入数据端口/并行数据
采集端口，三个定时器和信号路由单元
串行端口提供：
四双数据线，在37.5M位操作串口/秒
上 - 每个都有一个时钟，帧同步和2的每个数据线
可以被配置为接收器或数据线
发射器对
左对齐采样对和我
2
的支持下，可编程
方向为多达16个同时的接收或发送
使用两个I通道
2
每一台S兼容的立体声设备
串行端口
电信TDM接口的支持，包括
较新的电话128 TDM信道接口的支持
面如H.100 / H.110
多达4个全双工的TDM数据流，每128个信道
每帧
扩选择在每个通道的基础上的TDM模式
输入数据端口提供了一个附加的输入通道到DSP
核心配置为任意8通道I
2
S或串行
数据或7声道加一个20位宽的同步
异步的并行数据采集接口
支持接收我的音频通道数据
2
S，左对齐
样本对，或右对齐模式
信号路由单元（ SRU）提供配置和灵活
所有戴部件之间的连接，四个串行
端口，三个定时器， 10个中断，六旗投入，六旗
输出，两个精密时钟发生器，输入数据
端口/并行数据采集端口，和20 SRU I / O引脚
（ DAI_Px ）
串行外设接口（SPI ）
通过SPI主机或从机串行启动
全双工操作
主从模式，支持多主
漏极开路输出
可编程的波特率，时钟极性和阶段
3多路复用旗/ IRQ线
1多路复用旗/定时器到期行
基于ROM的安全功能：
JTAG存取存储器允许有一个64位的密钥
可以分配来限制受保护的存储器区域
在程序控制下访问敏感代码
PLL具有各种各样的软件和硬件的多
钳/分频比
JTAG背景遥测，增强仿真
特点
IEEE 1149.1 JTAG标准测试访问端口和片
仿真
双电压： 3.3 V的I / O ， 1.2V的核心
可在136球BGA和144引脚LQFP封装
无铅封装也可
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初步的技术数据
ADSP-21267
概述
在ADSP- 21267 SHARC DSP是SIMD的一员
SHARC系列DSP具有ADI的超级Har-的
vard架构。在ADSP- 21267是源代码兼容
与ADSP- 2136x和ADSP- 2116x的DSP ，以及与
在SISD第一代ADSP- 2106x SHARC处理器（了正弦
GLE -指令单数据）模式。像其他SHARC DSP的，
在ADSP - 21267是一个32位/ 40位浮点处理器opti-
得到优化的高性能音频应用，其双
端口的片上SRAM ，掩膜可编程ROM ，多
内部总线以消除I / O瓶颈，以及创新
数字音频接口（ DAI） 。
如图所示的功能框图对第1页，在
ADSP - 21267采用两个计算单位，以提供一个显
在以往的SHARC处理器着的性能提升
一系列的DSP算法。制造的国家的最先进的，高
高速CMOS工艺中， ADSP- 21267 DSP实现的
6.6纳秒150 MHz的指令周期时间。凭借其SIMD
计算硬件的ADSP- 21267可进行900
MFLOPS运行在150兆赫。
表1
显示性能基准测试的ADSP- 21267 。
表1. ADSP- 21267基准（ 150兆赫）
基准算法
1024点复数FFT（基数4 ，与
逆转）
FIR滤波器（每点击）
1
IIR滤波器（每双二阶）
1
矩阵乘法（流水线）
[3x3] x [3x1]
[4x4] x [4x1]
除（ Y / X ）
平方根的倒数
1
三个可编程间隔定时器， PWM发生器
化， PWM捕获/脉冲宽度测量，并
外部事件计数器功能
片上双端口SRAM （ 1兆位）
片上双端口，掩膜可编程ROM
（ 3兆）
JTAG测试访问端口
支持接口片8位或16位并行端口
存储外设
· DMA控制器
4个全双工串行端口
SPI兼容接口
数字音频接口，其中包括两个精密时钟
发生器（ PCG ），输入数据端口（IDP） ，四个串行
端口，8个串行接口，一个20位的同步并行
输入口， 10个中断， 6标志输出， 6标志输入
三个定时器，以及灵活的信号路由单元（ SRU ）
图2中第4页
显示了中国体育的一个示例配置
采用精密时钟发生器与I接口
2
S ADC
和一个余
2
S DAC，具有低得多的时钟抖动比串行
端口会产生本身。许多其他的SRU配置
可能。
速度
（150兆赫）
61.3 s
3.3纳秒
13.3纳秒
30纳秒
53.3纳秒
20纳秒
30纳秒
ADSP - 21267系列核心架构
在ADSP - 21267是用汇编代码级兼容
在ADSP- 2136x ， ADSP- 2116x ，和与第一代
ADSP- 2106x SHARC DSP的。在ADSP- 21267股architec-
王兴仁与ADSP- 2136x和ADSP- 2116x SIMD功能
SHARC系列DSP ，详见下面的章节。
SIMD计算引擎
在ADSP - 21267包含两个计算处理元素
那作为一个单指令多数据ments
（SIMD）引擎。的处理元件被称作PEX
和PEY ，每个包含一个ALU ，乘法器，移位器和稳压
存器文件。 PEX始终是积极的，并PEY可以通过启用
设置在MODE1寄存器中的PEYEN模式位。当此
模式被使能，相同的指令是在两个亲执行
cessing元素，但每个处理元件上操作
不同的数据。这种架构是高效的执行数学
密集的音频算法。
进入SIMD方式也对使用方法的效果数据是反式
存储器和处理元件之间ferred 。当
SIMD模式下，数据带宽的两倍，需要维持
计算操作中的处理元素。由于
这一要求，进入SIMD模式还加倍频带 -
存储器和处理元件之间的宽度。当
使用的DAG以SIMD方式传送数据，两个数据值
转移用的存储器的每个访问或寄存器文件。
假设在多通道SIMD模式下的两个文件。
在ADSP- 21267 SHARC继续行业领先的标
集成的DSP dards ，结合高性能
32位DSP内核集成的片上系统功能。这些
功能包括1M位的双端口SRAM存储器， 3M位
双端口ROM ，支持DMA 18的I / O处理器
通道，四个串行端口，一个SPI接口，一个外部并行
总线，以及数字音频接口（DAI ） 。
在ADSP- 21267的框图
第1页，
说明
以下的建筑特色：
两个处理单元，每个包含一个ALU ，多
钳，移位器和数据寄存器文件
数据地址发生器（ DAG1 ， DAG2 ）
程序定序器与指令缓存
PM和DM总线支持4个32位数据的能力
在每一个核心的亲内存和核心之间传输
处理器周期
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初步的技术数据
ADSP-21267
ADSP-21267
时钟
2
2
3
CLKIN
X TAL
CLK_CFG1-0
BOOTCFG1 -0
FLG3 -1
CLKOUT
ALE
AD1 5-0
LATCH
ADDR
数据
RD
WR
FLG 0
OE
WE
CS
控制
数据
地址
并行
PORT
RAM，ROM
BOO牛逼ROM
I / O DEVI CE
ADC
（ OPTI ONAL ）
CLK
FS
S DAT
DAI_P1
DAI_ P2
DAI_ P3
S CLK0
S FS0
SRU
DAI_P 18
戴_P 19
DAI_ P2 0
DAC
（ OP TIONAL ）
CLK
FS
S DAT
S D0A
S D0B
SPO RT0
S端口1
SP ORT2
SP ORT 3
CLK
FS
戴
RES ET
P一CG
PCGB
JTAG
6
图2. ADSP- 21267系统的示例配置
独立，并行计算单位
内的每个处理单元的一组计算单元。
所述计算单元包括一个算术/逻辑单元的
（ ALU ） ，乘法器和移位器。这些单位执行所有操作
系统蒸发散在单个周期。每个处理中的三个单位
元件平行排列，从而最大限度地计算
吞吐量。单多功能指令执行的并行
ALU和乘法运算。在SIMD模式下，并行
ALU和乘法器操作发生在这两个元素的处理
求。这些运算单元支持IEEE 32位单
精度浮点， 40位扩展精度浮点
点，和32位定点数据格式。
指令和四操作数的单周期取
在ADSP- 21267功能在增强的哈佛结构
该数据存储器（DM）的总线传输的数据和亲
克存储器（PM）的总线传输指令和数据
（见
图1第1页） 。
与ADSP- 21267的分离
程序和数据存储器总线和片上指令缓存，
该处理器可以同时提取4个操作数（二过
在一个赎罪每个数据总线）和一个指令（从高速缓存）中，所有
GLE周期。
指令缓存
TheADSP - 21267包括一个片上的指令高速缓存
使三总线操作的取指令和四
数据值。缓存是有选择性的，只有他的指令
获取与PM总线的数据访问冲突被缓存。这
高速缓存允许全速执行核心，循环操作
诸如数字滤波器的乘法累加和FFT蝶形
处理。
数据寄存器文件
通用数据寄存器文件包含在每个流程 -
荷兰国际集团的元素。之间的寄存器文件的数据传输
运算单元和数据总线，并存储中间
结果。这10个端口， 32个寄存器（16小学， 16所中学）
寄存器文件，结合ADSP- 2126x增强Har-
vard架构，允许约束之间的数据流
计算单元和内部存储器。 PEX中的寄存器
被称为R0- R15和在PEY为S0- S15。
数据地址发生器具有零开销硬件
循环缓冲器支持
在ADSP- 21267的两个数据地址发生器（DAG ）是
用于间接寻址和实施循环数据
缓冲区硬件。循环缓冲区允许高效编程
需要在数字延迟线和其他数据结构明
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初步的技术数据
ADSP-21267
信号处理，并在数字滤波器通常用于和
傅立叶变换。在ADSP- 21267两的DAG包含
足够的寄存器允许创建多达32个循环缓冲的中
ERS （小学16寄存器组， 16个二级） 。使用DAG
自动处理地址指针环绕，降低
开销，提高性能，并简化实施。
循环缓冲区可以开始和结束于一个存储位置。
并行端口。可在十八通道的DMA
ADSP - 21267 - 一个用于SPI接口， 8通过串行
威盛处理器的输入数据端口，一个端口，8个
并行端口。程序可以被下载到ADSP - 21267
使用DMA传输。其他的DMA功能包括中断
代DMA传送完成时，和DMA
链接自动链接的DMA传输。
灵活的指令集
48位指令字容纳了各种并行
操作，简洁的编程。例如， ADSP-
21267可以有条件地执行一个乘法，一个附加和子
道在两个处理单元，而分支和取
为从存储器4的32位值;所有在单个指令。
数字音频接口（ DAI ）
数字音频接口（ DAI ）提供了CON组的能力
NECT各种外设中的任何一个的DSP DAI引脚
（ DAI_P [20： 1]）。
计划使这些连接使用的信号路由
单元（SRU ，在程序框图如图
第1页） 。
SRU是一个矩阵路由单元（或一组多路复用器）的
能够通过对DAI提供的外设是在互连
在软件控制下连接的。这样可方便使用DAI的
对于更广泛的各种应用相关的外设
通过使用一组算法大于能够与非
可配置的信号路径。
傣族还包括4个串行端口，2个精密时钟发生器
器（PCG ），输入数据端口（ IDP） 6标记输出和6标志
输入和3个定时器。国内流离失所者提供了一个额外的输入路径
到ADSP - 21267内核，可配置为八个通道
我
2
S或串行数据或7声道加一个20位宽
同步并行数据采集端口的每个数据通道
有其自己的DMA信道，它独立于所述ADSP-
21267的串行端口。
有关使用DAI的完整信息，请参阅
ADSP-
2126x SHARC DSP外设手册。
ADSP - 21267的内存和I / O接口
特点
在ADSP- 21267增加了以下建筑特色
在SIMD SHARC系列的核心：
双端口的片上存储器
在ADSP - 21267包含内部SRAM的一个兆和
3兆字节的内部掩模可编程ROM中。每
块可为不同的代码组合来构造和
数据存储（见
ADSP - 21267存储器映射第6页） 。
每
存储器块是双端口用于单周期的，独立的
由核心处理器和I / O处理器访问。该双
端口存储器，结合三个独立的片上
总线，允许从芯2的数据传输，一个来自
I / O处理器，在一个周期。
在ADSP - 21267 ， SRAM的可以被配置为一个最强
32K字的32位数据， 16位的数据， 21K 64K字妈妈
的48位指令字（或40位的数据） ，或组合
不同的字长可达一兆。所有的内存都可以
被访问的16位， 32位， 48位，或64位的字。 16位
浮点存储格式所支持的有效dou-
BLES可以存储芯片上的数据量。转变
32位浮点和16位浮点换间
垫是在单个指令中执行。虽然每个内存
块可以存储代码的组合和数据访问是
最有效时使用的DM总线为一个块存储数据
利用传输，而另一个块存储指令和数据的
在PM总线传输。
使用DM总线和PM总线，一个奉献给每
存储器块可以确保单周期执行指令2的数据
接送。在这种情况下，该指令必须在可用的
缓存。
串口
在ADSP- 21267具有四个全双工同步串行
提供一种廉价的界面到各种各样的端口
数字和混合信号外设，如AD183x
家庭音频编解码器， ADC和DAC的。串行端口
由两个数据线，时钟和帧同步信号。数据
线可以被编程为发送或接收，每
数据线有自己的专用DMA通道。
串行端口通过8个可编程和同时启用
接收或发送支持多达16个传输或16引脚
接收音频数据通道时，所有四个运动是
启用或128通道每4全双工TDM流
框架。
串行端口在高达四分之一DSP内核的操作
时钟速率，提供各自具有37.5的最大数据速率
兆比特/秒的150 MHz内核。串行端口的数据可以是automati-
美云经由专用传输到和从片上存储器
DMA 。每个串行端口可与配合工作
另一个串行端口，以提供TDM支持。一个SPORT亲
提供了两个传输信号，而另一个SPORT提供
两个接收信号。帧同步和时钟是共用的。
串行端口工作在四种模式：
标准DSP串行模式
多路（ TDM ）模式
DMA控制器
在ADSP- 21267的片上DMA控制器允许零过
头的数据传输，无需处理器干预。在DMA
控制器独立地和不可见地进行操作以将处理器
核心，允许DMA操作发生，而其核心是simul-
taneously执行其程序指令。 DMA传输
在ADSP- 21267的内部存储器及其之间可能发生
串行端口， SPI兼容（串行外设接口）
港口， IDP （输入数据端口/并行数据采集端口）或
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