【a摘要高性能32位DSP的应用在音频，医疗，军事，图形，图像，以及通讯超级哈佛架构的四个独立总线对于】,IC型号ADSP-21160MKB-80,ADSP-21160MKB-80 PDF资料,ADSP-21160MKB-80经销商,ic,电子元器件-51电子网

摘要

高性能32位DSP的应用在音频，

医疗，军事，图形，图像，以及

通讯

超级哈佛架构的四个独立总线

对于双数据取，取指令和

无干扰，零开销I / O

向后兼容的组装源代码级的

兼容代码ADSP- 2106x DSP的

单指令多数据（ SIMD ）计算

架构的两个32位IEEE浮点

计算单元，每个单元有一个乘数， ALU ，

移位器和寄存器文件

集成的外设集成的I / O处理器，

4米位片上双端口SRAM ，无缝

多处理功能和端口（串口，链接，

外部总线和JTAG ）

SHARC

微电脑DSP

ADSP-21160M

主要特点

80兆赫（ 12.5纳秒）核心指令速率

单周期指令执行，包括SIMD

在这两个计算单元操作

480 MFLOPS峰值和320 MFLOPS持续

性能（基于FIR ）

双数据地址产生器（ DAG）的有模和

位反转寻址

零开销循环和单周期环路设置，

提供了高效的程序排序

IEEE 1149.1 JTAG标准测试访问端口和

片上仿真

400球27 27毫米公制PBGA封装

功能框图

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SHARC是ADI公司的注册商标。

第0版

信息ADI公司提供的被认为是准确和

可靠的。但是，没有责任承担由Analog Devices其

使用，也不对第三方专利或其他权利的任何侵犯

这可能是由于它的使用。没有获发牌照以暗示或

否则，在ADI公司的任何专利或专利权。

一个科技路，邮政信箱9106 ，诺伍德，MA 02062-9106 ， USA

联系电话： 781 / 329-4700

万维网网站： http://www.analog.com

传真： 781 / 326-8703

ADI公司， 2001

ADSP-21160M

产品特点（续）

单指令多数据（ SIMD ）

架构提供了：

两个计算处理单元

并发执行，每个处理单元

执行相同的指令，但操作上

不同的数据

代码兼容性，在装配水平，采用

相同的指令集为ADSP- 2106x

SHARC DSP的

在并行总线和计算单元允许：

单周期执行（具有或不具有单指令多数据）的：一

乘法运算，一个ALU操作，双

内存读取或写入，并取指令

转让记忆与铁芯之间在高达四

每个周期32位浮点和定点的话

通过加快FFT蝶形运算

乘用加减法

4M位片上双端口SRAM的独立

由核处理器，主机和DMA访问

DMA控制器支持：

14零开销DMA通道之间的传输

ADSP - 21160M内存储器和外

内存，外围设备，主机处理器，串行

端口或链路端口

64位背景DMA传输的核心时脉速度，

平行全速处理器执行

560M字节/ s的传输速率在IOP总线

主处理器接口为16位和32位

微处理器

4G字地址范围，片外存储器

内存接口，支持可编程等待状态

生成和页面模式的片外存储器

多支持提供：

无缝连接的可扩展DSP多重

架构

分布式片上总线仲裁的并行总线

多达六个ADSP- 21160Ms加上主机的连接

六大干线港口的点至点连接和阵列

多

串行端口提供：

两个40M比特/秒的同步串行端口与

扩硬件

独立的发送和接收功能

T1和E1接口的TDM支持

64位宽同步外部端口提供：

无缝连接到异步和SBSRAM

外部存储器

高达40 MHz工作

概述

在ADSP- 21160M SHARC处理器DSP是在所述第一处理器

一个新的系列，具有ADI公司的超哈佛

体系结构。宽松的便携性， ADSP- 21160M是

应用程序源代码与第一代兼容

ADSP- 2106x SHARC系列的DSP在SISD （单指令，

单数据）模式。为了充分利用处理器的中

SIMD（单指令多数据）的能力，一些

需要更改代码。像其他SHARC处理器，该

ADSP- 21160M ]是用于优化的一个32位的处理器

高性能DSP应用。在ADSP- 21160M

包括80 MHz的核心，一个双端口的片上SRAM ，一个

集成I与多处理器支持/ O处理器，并

多个内部总线以消除I / O瓶颈。

在ADSP- 21160M介绍单指令，

多数据（ SIMD ）处理。使用两个computa-

tional单元（ ADSP- 2106x SHARC DSP的有一个），该

ADSP - 21160M可以增加一倍的性能相对于

ADSP - 2106x在一系列DSP算法。

制造的现有技术的状态下，高速，低功耗

CMOS工艺制造， ADSP- 21160M有12.5 ns的指令

化周期。凭借其SIMD计算硬件

在80 MHz的运行时， ADSP- 21160M可以执行480

每秒百万次的数学运算。

表1

显示性能基准的

ADSP-21160M.

表1. ADSP- 21160M基准

基准算法

速度

1024点复数FFT（基数4 ，与

逆转）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

矩阵乘法（流水线）

[3 3] [3 1]

矩阵乘法（流水线）

[4 4] [4 1]

除（ Y / X ）

平方根的倒数

DMA传输速率

115 s

6.25纳秒

25纳秒

56.25纳秒

100纳秒

37.5纳秒

56.25纳秒

560M字节/秒

这些基准提供的单声道的推断

测得的双通道处理性能。欲了解更多

标杆和优化的DSP代码信息

单通道和双通道处理，请参阅ADI公司的

网站。

在ADSP- 21160M继续SHARC的行业领先

集成的DSP的标准，结合了

高性能的32位DSP内核集成的片上

系统功能。这些功能包括4M bit双

端口SRAM存储器，主机处理器接口， I / O

处理器支持14个DMA通道，两个串行端口，

6链路端口，外部并行总线和无缝

多。

–2–

第0版

ADSP-21160M

的功能框图。

第1页

显示模块

图在ADSP- 21160M的，示出了如下

建筑特色：

两个处理单元，每一个ALU， Mul-的组成

tiplier ，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

内存和核心的每个核心之间传输

处理器周期

间隔定时器

片上SRAM （ 4兆）

外部端口支持：

接口与片外存储器外设

六无缝多支持

ADSP- 21160M SHARC处理器

主机端口

· DMA控制器

串行端口和链路端口

JTAG测试访问端口

图1

示出了一个典型的单处理器系统。一个多

处理系统中出现

图4中。

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ADSP- 21160M系列核心架构

在ADSP- 21160M包括以下架构设计师用手工

在ADSP- 2116x系列处理器的tectural功能。该

ADSP - 21160M代码是在组件级别兼容

与ADSP- 21060 ， ADSP- 21061和ADSP- 21062 。

SIMD计算引擎

在ADSP - 21160M包含两个计算流程 -

那作为一个单指令多元素荷兰国际集团

数据（ SIMD ）引擎。的处理元件被称作

为PEX和PEY ，每个包含一个ALU，乘法器，

移位器和寄存器文件。 PEX始终是积极的，并可能PEY

通过设置在模式1的PEYEN模式位使能

在这两个处理元件执行，但各处理

元件工作于不同的数据。此架构是

高效的执行数学密集型DSP算法。

进入SIMD方式也具有效果上的数据的方法是

传送存储器和处理元件之间。

当在SIMD模式下，数据带宽的两倍，需要

维持在所述处理的计算操作

元素。由于这一要求，在进入的SIMD

模式也加倍存储器和之间的带宽

处理元素。当使用DAG的传输数据

在SIMD模式下，两个数据值传送与每个

内存或寄存器文件访问。

独立，并行计算单位

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内的每个处理单元的一组计算的

单位。该的计算的单位由一个arith-的

metic /逻辑单元（ ALU ），乘法器和移位器。这些单位

执行单周期指令。在这三个单位

每个处理元件平行排列， maximiz-

荷兰国际集团计算吞吐量。多功能单

指令执行的并行ALU和乘法器操作

系统蒸发散。在SIMD模式下，并行ALU和乘法器

发生在两个处理单元操作。这些命

putation单位支持IEEE 32位单精度

浮点， 40位扩展精度浮点，

和32位定点数据格式。

数据寄存器文件

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通用数据寄存器文件中包含的每个

处理元件。之间的寄存器文件的数据传输

计算单元和数据总线，并存储接口

调解结果。这10个端口， 32个寄存器（16小学， 16

二级）注册文件，结合ADSP- 2116x

增强的哈佛结构，允许不受限制的数据

计算单元和内存之间流动。该

在PEX的寄存器称为R0- R15和在PEY

作为S0 - S15 。

指令和四操作数的单周期取

图1.单处理器系统

在ADSP- 21160M采用了增强型哈佛架构

tecture其中，所述数据存储器（DM）的总线传输数据，

和程序存储器（PM）的总线传输两个指令

tions和数据（参见功能框图

第1页）。

第0版

–3–

ADSP-21160M

与ADSP- 21160M的独立的程序和数据

存储器总线和片上高速缓存的指令，所述处理器

可同时提取4个操作数和指令

（从高速缓存），在一个单一的周期。

指令缓存

在ADSP- 21160M包括一个片上指令缓存

使三总线操作的取指令

和四个数据值。缓存是有选择性的只-的

说明其获取与PM总线数据冲突

访问被缓存。该高速缓存允许全速执行

芯的进行，为循环操作，如数字滤波器

乘法累积和FFT蝶形处理。

数据地址发生器与硬件

循环缓冲区

32位浮点和16位浮点数之间

格式是在单个指令中完成的。虽然每个内存

块可以存储代码的组合和数据访问是

最有效的，当一个块存储的数据，使用在DM

总线，用于传输，而另一个块存储指令和

数据，使用PM总线传输。使用DM总线和

下午总线以这种方式，与一个专用于每个存储器

块，保证了单周期执行，有两种数据传输

FERS 。在这种情况下，指令必须是可用的

缓存。

片外存储器和外设接口

在ADSP- 21160M的两个数据地址发生器（DAG ）

用于间接寻址和提供implement-

荷兰国际集团在硬件循环数据缓冲区。循环缓冲器允许

延时线和其他数据高效的编程struc-

要求在数字信号处理Tures的，并且是

常用的数字滤波器和傅里叶变换。

在ADSP- 21160M两个的DAG包含足够的

寄存器以允许创建多达32个循环缓冲区的

（小学16寄存器组， 16个二级）。使用DAG自动

matically办理地址指针环绕，降低

开销，提高性能，并简化imple-

心理状态。循环缓冲区可以启动和停止在任何

存储器位置。

灵活的指令集

在ADSP- 21160M的外部端口提供时处理

索尔的接口，片外存储器和外设。该

4G字片的地址空间中包括了

ADSP- 21160M统一的地址空间。独立

片上总线，用于PM地址， PM数据， DM地址，

DM数据，I / O地址和I / O数据复在

外部端口以创建与外部系统总线

一个32位地址总线和一个64位数据总线。该

低32位外部数据总线的连接到连

地址和高32位64连接到奇

地址。到外部存储器的每个访问是基于一个

地址提取一个32位的字，并用64位总线，

两个地址的位置可一次被访问。当

获取从外部存储器的指令，将两个32位

数据的位置被访问（16位未使用）。

科幻gure 3

示出各种访问到的取向

外部存储器。

外部端口支持异步，同步，

和同步突发访问。 ZBT同步突发

SRAM可以无缝地相连。解决外部

存储器器件通过片上解码便利

高位地址线来产生记忆库中选择

信号。也为simpli-生成单独的控制线

田间处理的页面模式的DRAM 。在ADSP- 21160M

提供可编程存储器的等待状态和外部

内存承认管制，允许接口以

DRAM和变量访问外设，保持和

关闭的时间要求。

DMA控制器

的48位指令字容纳各种

并行操作，简洁的编程。例如，

在ADSP- 21160M可以有条件地执行一个乘法，一个

加法和减法，在这两个处理元件，而

分支，在一个单一的指令。

ADSP- 21160M的内存和I / O接口特写

充实的ADSP- 2116x系列核心，

ADSP- 21160M增加了以下建筑特色：

双端口的片上存储器

在ADSP - 21160M包含四个兆位芯片的

SRAM ，组织为2兆2块，每个块，它可以

用于代码和数据的不同组合来配置

存储。每个存储器块的双端口用于单周期

独立的核心处理器访问和I / O proces-

SOR 。在双端口存储器中组合具有三个

独立的片上总线允许从两个数据传输

芯和一个从I / O处理器，在一个周期。对

ADSP- 21160M ，存储器可以被配置为

最大的128K字的32位数据， 256K的话

16位数据， 85K字的48位指令（或40位

数据），或者不同的词组合尺寸高达4

兆。所有的存储器的可被访问的16位

32位， 48位，或64位的字。 16位浮点

存储格式支持，有效地加倍

数据可以存储在片上量。转变

在ADSP- 21160M的片上DMA控制器允许

无需处理器干预的零开销数据传输

化。 DMA控制器独立操作和

无形到处理器内核，从而使DMA操作，以

而核心同时执行的程序发生

指令。 DMA传输可以的发生

ADSP- 21160M的内部存储器和外部存储器，

外部的外围设备，或者一个主机处理器。 DMA传输可以

在ADSP- 21160M的内存之间也时有发生

其串行端口或链路端口。外部总线填塞

16-，32- ， 48- ，或64位字的DMA期间执行

接送。可在十四个通道的DMA

ADSP- 21160M - 6通过连接端口，4个通过串行

端口，并通过该处理器的外部端口4 （对于任一

–4–

第0版

ADSP-21160M

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图3. ADSP- 21160M外部数据对齐选项

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或旋转优先。总线锁定允许不可分割读MOD-

IFY -写信号量序列。向量中断

提供用于处理器之间的命令。最大

吞吐量处理器之间的数据传输是320M字节/秒

通过外部端口。广播写道允许同时

可以使用数据到所有的ADSP- 21160Ms和传输

实现反射信号量。

六链路端口提供了multiprocess-第二种方法

通讯方面。每个连接端口可支持

通信到另一个ADSP- 21160M 。使用

链路，一个大的多处理器系统可以在一个被构造

2D或3D的方式。系统可以使用的链接端口和集群

同时或独立多处理。

链路端口

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图2. ADSP- 21160M内存映射

主处理器，其他ADSP- 21160Ms ，内存或I / O

接送）。程序可以被下载到

ADSP - 21160M采用DMA传输。异步

断片上外设可以控制使用两个DMA通道

DMA请求/格兰特线（ DMAR1-2 ， DMAG1-2 ）。

其他的DMA功能包括中断产生时

DMA传送，二维的DMA ，并且完成

DMA链接自动链接的DMA传输。

多

在ADSP- 21160M提供量身定制的强大功能

多处理器DSP系统中所示

图4中。

该

外部端口和链路端口提供了集成的无缝mul-

tiprocessing支持。

外部端口支持一个统一的地址空间（见

图2）

可以让处理器间的直接每种访问

ADSP- 21160M的内存中。分布式总线仲裁

化逻辑包含在芯片上进行简单，无缝连接

的系统，包含多达六个的ADSP- 21160Ms和主机

处理器。主处理器切换招致只有一个

开销循环。总线仲裁可选择为固定

第0版

在ADSP- 21160M设有6个8位链路端口

提供额外的I / O能力。用的能力

在80 MHz的速率运行，每一个环节端口可支持80M

字节/秒。用于点至点链接端口I / O是非常有用的

在多处理器系统中处理器间的通信。

该链路端口可独立运行，同时将

neously 。链路端口的数据被打包到48或32位的字，

并且可以通过核心处理器可以直接读出或

DMA传送到片上存储器。每个链路口都有

自己的双缓冲输入和输出寄存器。

时钟/应答握手用于控制连接端口传输

FERS 。接送可编程为任一发射

或接收。对数据吞吐量的信息，请参见链路端口

在时序的详细信息

表18第34页。

串口

在ADSP- 21160M具有两个同步串行端口

提供一种廉价的界面到各种各样的

数字和混合信号外设。串行端口

能以最高的核心的一半的时钟速率，从而提供

每个40M比特/秒的最大数据速率。独立

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摘要

高性能32位DSP的应用在音频，

医疗，军事，图形，图像，以及

通讯

超级哈佛架构的四个独立总线

对于双数据取，取指令和

无干扰，零开销I / O

向后兼容的组装源代码级的

兼容代码ADSP- 2106x DSP的

单指令多数据（ SIMD ）计算

架构的两个32位IEEE浮点

计算单元，每个单元有一个乘数， ALU ，

移位器和寄存器文件

集成的外设集成的I / O处理器，

4米位片上双端口SRAM ，无缝

多处理功能和端口（串口，链接，

外部总线和JTAG ）

SHARC

微电脑DSP

ADSP-21160M

主要特点

80兆赫（ 12.5纳秒）核心指令速率

单周期指令执行，包括SIMD

在这两个计算单元操作

480 MFLOPS峰值和320 MFLOPS持续

性能（基于FIR ）

双数据地址产生器（ DAG）的有模和

位反转寻址

零开销循环和单周期环路设置，

提供了高效的程序排序

IEEE 1149.1 JTAG标准测试访问端口和

片上仿真

400球27 27毫米公制PBGA封装

功能框图

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SHARC是ADI公司的注册商标。

第0版

信息ADI公司提供的被认为是准确和

可靠的。但是，没有责任承担由Analog Devices其

使用，也不对第三方专利或其他权利的任何侵犯

这可能是由于它的使用。没有获发牌照以暗示或

否则，在ADI公司的任何专利或专利权。

一个科技路，邮政信箱9106 ，诺伍德，MA 02062-9106 ， USA

联系电话： 781 / 329-4700

万维网网站： http://www.analog.com

传真： 781 / 326-8703

ADI公司， 2001

ADSP-21160M

产品特点（续）

单指令多数据（ SIMD ）

架构提供了：

两个计算处理单元

并发执行，每个处理单元

执行相同的指令，但操作上

不同的数据

代码兼容性，在装配水平，采用

相同的指令集为ADSP- 2106x

SHARC DSP的

在并行总线和计算单元允许：

单周期执行（具有或不具有单指令多数据）的：一

乘法运算，一个ALU操作，双

内存读取或写入，并取指令

转让记忆与铁芯之间在高达四

每个周期32位浮点和定点的话

通过加快FFT蝶形运算

乘用加减法

4M位片上双端口SRAM的独立

由核处理器，主机和DMA访问

DMA控制器支持：

14零开销DMA通道之间的传输

ADSP - 21160M内存储器和外

内存，外围设备，主机处理器，串行

端口或链路端口

64位背景DMA传输的核心时脉速度，

平行全速处理器执行

560M字节/ s的传输速率在IOP总线

主处理器接口为16位和32位

微处理器

4G字地址范围，片外存储器

内存接口，支持可编程等待状态

生成和页面模式的片外存储器

多支持提供：

无缝连接的可扩展DSP多重

架构

分布式片上总线仲裁的并行总线

多达六个ADSP- 21160Ms加上主机的连接

六大干线港口的点至点连接和阵列

多

串行端口提供：

两个40M比特/秒的同步串行端口与

扩硬件

独立的发送和接收功能

T1和E1接口的TDM支持

64位宽同步外部端口提供：

无缝连接到异步和SBSRAM

外部存储器

高达40 MHz工作

概述

在ADSP- 21160M SHARC处理器DSP是在所述第一处理器

一个新的系列，具有ADI公司的超哈佛

体系结构。宽松的便携性， ADSP- 21160M是

应用程序源代码与第一代兼容

ADSP- 2106x SHARC系列的DSP在SISD （单指令，

单数据）模式。为了充分利用处理器的中

SIMD（单指令多数据）的能力，一些

需要更改代码。像其他SHARC处理器，该

ADSP- 21160M ]是用于优化的一个32位的处理器

高性能DSP应用。在ADSP- 21160M

包括80 MHz的核心，一个双端口的片上SRAM ，一个

集成I与多处理器支持/ O处理器，并

多个内部总线以消除I / O瓶颈。

在ADSP- 21160M介绍单指令，

多数据（ SIMD ）处理。使用两个computa-

tional单元（ ADSP- 2106x SHARC DSP的有一个），该

ADSP - 21160M可以增加一倍的性能相对于

ADSP - 2106x在一系列DSP算法。

制造的现有技术的状态下，高速，低功耗

CMOS工艺制造， ADSP- 21160M有12.5 ns的指令

化周期。凭借其SIMD计算硬件

在80 MHz的运行时， ADSP- 21160M可以执行480

每秒百万次的数学运算。

表1

显示性能基准的

ADSP-21160M.

表1. ADSP- 21160M基准

基准算法

速度

1024点复数FFT（基数4 ，与

逆转）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

矩阵乘法（流水线）

[3 3] [3 1]

矩阵乘法（流水线）

[4 4] [4 1]

除（ Y / X ）

平方根的倒数

DMA传输速率

115 s

6.25纳秒

25纳秒

56.25纳秒

100纳秒

37.5纳秒

56.25纳秒

560M字节/秒

这些基准提供的单声道的推断

测得的双通道处理性能。欲了解更多

标杆和优化的DSP代码信息

单通道和双通道处理，请参阅ADI公司的

网站。

在ADSP- 21160M继续SHARC的行业领先

集成的DSP的标准，结合了

高性能的32位DSP内核集成的片上

系统功能。这些功能包括4M bit双

端口SRAM存储器，主机处理器接口， I / O

处理器支持14个DMA通道，两个串行端口，

6链路端口，外部并行总线和无缝

多。

–2–

第0版

ADSP-21160M

的功能框图。

第1页

显示模块

图在ADSP- 21160M的，示出了如下

建筑特色：

两个处理单元，每一个ALU， Mul-的组成

tiplier ，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

内存和核心的每个核心之间传输

处理器周期

间隔定时器

片上SRAM （ 4兆）

外部端口支持：

接口与片外存储器外设

六无缝多支持

ADSP- 21160M SHARC处理器

主机端口

· DMA控制器

串行端口和链路端口

JTAG测试访问端口

图1

示出了一个典型的单处理器系统。一个多

处理系统中出现

图4中。

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ADSP- 21160M系列核心架构

在ADSP- 21160M包括以下架构设计师用手工

在ADSP- 2116x系列处理器的tectural功能。该

ADSP - 21160M代码是在组件级别兼容

与ADSP- 21060 ， ADSP- 21061和ADSP- 21062 。

SIMD计算引擎

在ADSP - 21160M包含两个计算流程 -

那作为一个单指令多元素荷兰国际集团

数据（ SIMD ）引擎。的处理元件被称作

为PEX和PEY ，每个包含一个ALU，乘法器，

移位器和寄存器文件。 PEX始终是积极的，并可能PEY

通过设置在模式1的PEYEN模式位使能

在这两个处理元件执行，但各处理

元件工作于不同的数据。此架构是

高效的执行数学密集型DSP算法。

进入SIMD方式也具有效果上的数据的方法是

传送存储器和处理元件之间。

当在SIMD模式下，数据带宽的两倍，需要

维持在所述处理的计算操作

元素。由于这一要求，在进入的SIMD

模式也加倍存储器和之间的带宽

处理元素。当使用DAG的传输数据

在SIMD模式下，两个数据值传送与每个

内存或寄存器文件访问。

独立，并行计算单位

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内的每个处理单元的一组计算的

单位。该的计算的单位由一个arith-的

metic /逻辑单元（ ALU ），乘法器和移位器。这些单位

执行单周期指令。在这三个单位

每个处理元件平行排列， maximiz-

荷兰国际集团计算吞吐量。多功能单

指令执行的并行ALU和乘法器操作

系统蒸发散。在SIMD模式下，并行ALU和乘法器

发生在两个处理单元操作。这些命

putation单位支持IEEE 32位单精度

浮点， 40位扩展精度浮点，

和32位定点数据格式。

数据寄存器文件

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通用数据寄存器文件中包含的每个

处理元件。之间的寄存器文件的数据传输

计算单元和数据总线，并存储接口

调解结果。这10个端口， 32个寄存器（16小学， 16

二级）注册文件，结合ADSP- 2116x

增强的哈佛结构，允许不受限制的数据

计算单元和内存之间流动。该

在PEX的寄存器称为R0- R15和在PEY

作为S0 - S15 。

指令和四操作数的单周期取

图1.单处理器系统

在ADSP- 21160M采用了增强型哈佛架构

tecture其中，所述数据存储器（DM）的总线传输数据，

和程序存储器（PM）的总线传输两个指令

tions和数据（参见功能框图

第1页）。

第0版

–3–

ADSP-21160M

与ADSP- 21160M的独立的程序和数据

存储器总线和片上高速缓存的指令，所述处理器

可同时提取4个操作数和指令

（从高速缓存），在一个单一的周期。

指令缓存

在ADSP- 21160M包括一个片上指令缓存

使三总线操作的取指令

和四个数据值。缓存是有选择性的只-的

说明其获取与PM总线数据冲突

访问被缓存。该高速缓存允许全速执行

芯的进行，为循环操作，如数字滤波器

乘法累积和FFT蝶形处理。

数据地址发生器与硬件

循环缓冲区

32位浮点和16位浮点数之间

格式是在单个指令中完成的。虽然每个内存

块可以存储代码的组合和数据访问是

最有效的，当一个块存储的数据，使用在DM

总线，用于传输，而另一个块存储指令和

数据，使用PM总线传输。使用DM总线和

下午总线以这种方式，与一个专用于每个存储器

块，保证了单周期执行，有两种数据传输

FERS 。在这种情况下，指令必须是可用的

缓存。

片外存储器和外设接口

在ADSP- 21160M的两个数据地址发生器（DAG ）

用于间接寻址和提供implement-

荷兰国际集团在硬件循环数据缓冲区。循环缓冲器允许

延时线和其他数据高效的编程struc-

要求在数字信号处理Tures的，并且是

常用的数字滤波器和傅里叶变换。

在ADSP- 21160M两个的DAG包含足够的

寄存器以允许创建多达32个循环缓冲区的

（小学16寄存器组， 16个二级）。使用DAG自动

matically办理地址指针环绕，降低

开销，提高性能，并简化imple-

心理状态。循环缓冲区可以启动和停止在任何

存储器位置。

灵活的指令集

在ADSP- 21160M的外部端口提供时处理

索尔的接口，片外存储器和外设。该

4G字片的地址空间中包括了

ADSP- 21160M统一的地址空间。独立

片上总线，用于PM地址， PM数据， DM地址，

DM数据，I / O地址和I / O数据复在

外部端口以创建与外部系统总线

一个32位地址总线和一个64位数据总线。该

低32位外部数据总线的连接到连

地址和高32位64连接到奇

地址。到外部存储器的每个访问是基于一个

地址提取一个32位的字，并用64位总线，

两个地址的位置可一次被访问。当

获取从外部存储器的指令，将两个32位

数据的位置被访问（16位未使用）。

科幻gure 3

示出各种访问到的取向

外部存储器。

外部端口支持异步，同步，

和同步突发访问。 ZBT同步突发

SRAM可以无缝地相连。解决外部

存储器器件通过片上解码便利

高位地址线来产生记忆库中选择

信号。也为simpli-生成单独的控制线

田间处理的页面模式的DRAM 。在ADSP- 21160M

提供可编程存储器的等待状态和外部

内存承认管制，允许接口以

DRAM和变量访问外设，保持和

关闭的时间要求。

DMA控制器

的48位指令字容纳各种

并行操作，简洁的编程。例如，

在ADSP- 21160M可以有条件地执行一个乘法，一个

加法和减法，在这两个处理元件，而

分支，在一个单一的指令。

ADSP- 21160M的内存和I / O接口特写

充实的ADSP- 2116x系列核心，

ADSP- 21160M增加了以下建筑特色：

双端口的片上存储器

在ADSP - 21160M包含四个兆位芯片的

SRAM ，组织为2兆2块，每个块，它可以

用于代码和数据的不同组合来配置

存储。每个存储器块的双端口用于单周期

独立的核心处理器访问和I / O proces-

SOR 。在双端口存储器中组合具有三个

独立的片上总线允许从两个数据传输

芯和一个从I / O处理器，在一个周期。对

ADSP- 21160M ，存储器可以被配置为

最大的128K字的32位数据， 256K的话

16位数据， 85K字的48位指令（或40位

数据），或者不同的词组合尺寸高达4

兆。所有的存储器的可被访问的16位

32位， 48位，或64位的字。 16位浮点

存储格式支持，有效地加倍

数据可以存储在片上量。转变

在ADSP- 21160M的片上DMA控制器允许

无需处理器干预的零开销数据传输

化。 DMA控制器独立操作和

无形到处理器内核，从而使DMA操作，以

而核心同时执行的程序发生

指令。 DMA传输可以的发生

ADSP- 21160M的内部存储器和外部存储器，

外部的外围设备，或者一个主机处理器。 DMA传输可以

在ADSP- 21160M的内存之间也时有发生

其串行端口或链路端口。外部总线填塞

16-，32- ， 48- ，或64位字的DMA期间执行

接送。可在十四个通道的DMA

ADSP- 21160M - 6通过连接端口，4个通过串行

端口，并通过该处理器的外部端口4 （对于任一

–4–

第0版

ADSP-21160M

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图3. ADSP- 21160M外部数据对齐选项

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1RQEDQNHG

或旋转优先。总线锁定允许不可分割读MOD-

IFY -写信号量序列。向量中断

提供用于处理器之间的命令。最大

吞吐量处理器之间的数据传输是320M字节/秒

通过外部端口。广播写道允许同时

可以使用数据到所有的ADSP- 21160Ms和传输

实现反射信号量。

六链路端口提供了multiprocess-第二种方法

通讯方面。每个连接端口可支持

通信到另一个ADSP- 21160M 。使用

链路，一个大的多处理器系统可以在一个被构造

2D或3D的方式。系统可以使用的链接端口和集群

同时或独立多处理。

链路端口

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图2. ADSP- 21160M内存映射

主处理器，其他ADSP- 21160Ms ，内存或I / O

接送）。程序可以被下载到

ADSP - 21160M采用DMA传输。异步

断片上外设可以控制使用两个DMA通道

DMA请求/格兰特线（ DMAR1-2 ， DMAG1-2 ）。

其他的DMA功能包括中断产生时

DMA传送，二维的DMA ，并且完成

DMA链接自动链接的DMA传输。

多

在ADSP- 21160M提供量身定制的强大功能

多处理器DSP系统中所示

图4中。

该

外部端口和链路端口提供了集成的无缝mul-

tiprocessing支持。

外部端口支持一个统一的地址空间（见

图2）

可以让处理器间的直接每种访问

ADSP- 21160M的内存中。分布式总线仲裁

化逻辑包含在芯片上进行简单，无缝连接

的系统，包含多达六个的ADSP- 21160Ms和主机

处理器。主处理器切换招致只有一个

开销循环。总线仲裁可选择为固定

第0版

在ADSP- 21160M设有6个8位链路端口

提供额外的I / O能力。用的能力

在80 MHz的速率运行，每一个环节端口可支持80M

字节/秒。用于点至点链接端口I / O是非常有用的

在多处理器系统中处理器间的通信。

该链路端口可独立运行，同时将

neously 。链路端口的数据被打包到48或32位的字，

并且可以通过核心处理器可以直接读出或

DMA传送到片上存储器。每个链路口都有

自己的双缓冲输入和输出寄存器。

时钟/应答握手用于控制连接端口传输

FERS 。接送可编程为任一发射

或接收。对数据吞吐量的信息，请参见链路端口

在时序的详细信息

表18第34页。

串口

在ADSP- 21160M具有两个同步串行端口

提供一种廉价的界面到各种各样的

数字和混合信号外设。串行端口

能以最高的核心的一半的时钟速率，从而提供

每个40M比特/秒的最大数据速率。独立

–5–

SHARC

数字信号处理器

ADSP-21160M/ADSP-21160N

摘要

高性能的32位DSP的应用，音频， medi-

CAL ，军事，图形，图像和通信

超级哈佛架构， 4个独立的总线双

数据取指，取指令和非侵入式，零过

起始I / O

向后兼容组件源代码级兼容

与ADSP- 2106x DSP的代码

单指令多数据（SIMD）计算

架构的两个32位IEEE浮点运算

单元，每个单元具有一个乘法器， ALU ，移位器和寄存器文件

集成外设集成的I / O处理器， 4M位

片内双端口SRAM ，无缝多为特色的

Tures的，并且端口（串口，链接，外部总线和JTAG ）

特点

100兆赫（ 10纳秒）内核指令速率（ ADSP- 21160N ）

单周期指令执行，其中包括SIMD操作

在这两个计算单元系统蒸发散

双数据地址产生器（ DAG）的有模和位

反转寻址

零开销循环和单周期循环设置， provid-

荷兰国际集团高效的程序排序

IEEE 1149.1 JTAG标准测试访问端口和片

仿真

400球27毫米

27毫米PBGA封装

可提供无铅（符合RoHS标准）封装

200万固定点的MAC持续性能

(ADSP-21160N)

核心处理器

定时器

指令

缓存

32× 48位

双端口SRAM

两个独立

双端口功能块

处理器端口

ADDR

数据

ADDR

数据

块0

JTAG

1座

试验

仿真

I / O端口

数据

ADDR

数据

ADDR

DAG1

8 x 4 x 32

DAG2

8 x 4 x 32

节目

SEQUENCER

IOD

IOA

外

PORT

地址总线

MUX

多

接口

数据总线

MUX

主机端口

PM地址总线

DM地址总线

PM数据总线

公共汽车

CONNECT

（ PX ）

DM数据总线

16/32/40/48/64

32/40/64

MULT

数据

网络文件

（ PEX ）

16× 40位

桶

移

桶

移

数据

网络文件

（ PEY ）

16× 40位

MULT

IOP

（内存

映射）

控制，

状态和

数据缓冲区

DMA

调节器

串口

(2)

链路端口

(6)

ALU

I / O处理器

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

版本C

文档反馈

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ADSP-21160M/ADSP-21160N

单指令多数据（SIMD）

架构提供

两个计算处理单元

并发执行，每个处理元素执行

相同的指令，而是运行在不同的数据

代码兼容性，在组装的水平，使用相同的

指令集为ADSP- 2106x SHARC DSP的

在并行总线和计算单元允许

乘法的单周期执行（具有或不具有单指令多数据）

操作中， ALU运算，双内存读取或

写和取指令

转让记忆与铁芯之间在高达四

每个周期32位浮点和定点的话

通过乘法加快FFT蝶形运算

用加减法

内存属性

4M位片上双端口SRAM的独立访问

由核处理器，主机和DMA

4G字地址范围，片外存储器

内存接口支持可编程等待状态gen-

关合作和页模式对片外存储器

DMA控制器支持

14零开销DMA通道之间的传输

ADSP- 21160x内部存储器和外部存储器，

外部的外围设备，主机处理器，串行端口，或者连接

端口

64位背景DMA传输的核心时钟速度，在

用全速处理器并行执行

主处理器接口为16位和32位微处理器

多提供支持

无缝连接的可扩展DSP多重

架构

分布式片上总线仲裁的并行总线CON-

NECT可达6 ADSP- 21160x处理器加上主机

对于点对点的连接和阵列6链路端口

多

串行端口提供

与扩硬件两个同步串行端口

独立的发送和接收功能

T1和E1接口的TDM支持

64位宽的同步外部端口提供

异步和SBSRAM克斯特无缝连接

最终的回忆

版本C |

第2页60 |

2013年2月

ADSP-21160M/ADSP-21160N

摘要................................................. .............. 1

功能................................................. ................ 1

概述................................................ 4

ADSP- 21160x系列核心架构.................... 4

内存和I / O接口功能........................... 7

开发工具............................................... 9

附加信息......................................... 10

相关信号链........................................... 10

引脚功能描述........................................ 11

规格................................................. ........ 15

工作条件- ADSP - 21160M .................... 15

电气特性- ADSP- 21160M ................. 16

工作条件- ADSP- 21160N ..................... 17

电气特性- ADSP- 21160N ................. 18

绝对最大额定值................................... 19

ESD敏感度................................................ ... 19

包装信息............................................ 19

时序规格........................................... 20

输出驱动电流- ADSP- 21160M ................... 47

输出驱动电流- ADSP- 21160N ................... 47

功耗............................................... 47

测试条件................................................ .. 48

环境条件.................................... 51

400引脚PBGA引脚配置............................. 52

外形尺寸................................................ 57

表面贴装设计............................................. 57

订购指南................................................ ..... 58

修订历史

2/13 -REV 。 B到C版

更新

开发工具...................................... 9

补充部分，

相关信号链.......................... 10

添加脚注4表18

存储器读总线主控....................................... 26

更正脚注2

表40 ， 400引脚PBGA引脚赋值

ments ................................................. .................. 52

版本C |

第3页60 |

2013年2月

ADSP-21160M/ADSP-21160N

概述

在ADSP- 21160x SHARC

DSP系列有两个成员：

ADSP- 21160M和ADSP- 21160N 。在ADSP - 21160M是fabri-

符在0.25微米CMOS工艺。在ADSP- 21160N是

制作一个0.18微米CMOS工艺。在ADSP- 21160N

提供了比更高的性能和更低的功耗

在ADSP- 21160M 。宽松的便携性， ADSP- 21160x是

应用程序源代码与第一代兼容

ADSP- 2106x SHARC系列的DSP在SISD （单指令，单

数据）的模式。为了充分利用处理器的SIMD的（单

指令多数据）的能力，一些代码的变化是

需要的。像其他SHARC系列的DSP ，在ADSP- 21160x是一个32位

处理器是高性能的DSP应用优化

系统蒸发散。在ADSP- 21160x包括运行到一个核心

100 MHz的双端口片上SRAM ，集成I / O亲

处理器与多处理器的支持，以及多个内部

公交车来消除I / O瓶颈。

表1

显示了ADSP- 21160M之间的主要区别

和ADSP - 21160N处理器。

表1. ADSP- 21160x SHARC处理器系列产品特点

特征

SRAM

工作电压

指令速率

链路端口传输速率（ 6 ）

串行端口传输速率（ 2 ）

ADSP-21160M

4兆位

3.3 V的I / O

2.5 V核心

80兆赫

80兆字节/秒

40兆位/秒

ADSP-21160N

4兆位

3.3 V的I / O

1.9 V核心

100兆赫

100兆字节/秒

50兆位/秒

表2. ADSP- 21160x基准

基准算法

1024点复数FFT

（ 4基数，以冲销）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

矩阵乘法（流水线）

[33]

[31]

[44]

[41]

除（ Y / X ）

平方根的倒数

DMA传输速率

ADSP- 21160M ADSP- 21160N

80兆赫

100兆赫

115 μs

92 μs

6.25纳秒

25纳秒

56.25纳秒

100纳秒

37.5纳秒

56.25纳秒

560M字节/秒

5纳秒

20纳秒

45纳秒

80纳秒

30纳秒

45纳秒

800M字节/秒

该功能框图（图

1第1页）

的

ADSP- 21160x说明了以下建筑特色：

两个处理单元，每一个ALU的组成，多

钳，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

内存和核心的每个核心proces-之间的转账

SOR周期

间隔定时器

片上SRAM （ 4M比特）

外部端口支持：

接口与片外存储器外设

六无缝多支持

ADSP- 21160x SHARC DSP的

主机端口

· DMA控制器

串行端口和链路端口

JTAG测试访问端口

图2

示出了一个典型的单处理器系统。一个multipro-

cessing系统出现在

图3第6页。

在ADSP- 21160x介绍单指令，多数据

（ SIMD ）处理。使用两个计算单元

（ ADSP - 2106x SHARC DSP的有一个），在ADSP- 21160x可

双倍性能与在一系列DSP的ADSP- 2106x

算法。

制造的国家的最先进的，高速，低功耗的CMOS

过程中， ADSP- 21160N具有10 ns指令周期时间。

随着在100MHz的SIMD计算硬件上运行，

在ADSP- 21160N可以执行6亿数学运算

每秒（480万次的ADSP- 21160M在

12.5 ns指令周期时间）。

表2

显示性能基准测试的ADSP- 21160x 。

这些基准提供的单声道的推断

测得的双通道（SIMD）处理性能。为

标杆和优化的DSP代码的详细信息

对于单通道和双通道处理，请参阅ADI公司

网站（ www.analog.com ）。

在ADSP- 21160x延续了SHARC系列的业界

领先的集成DSP的标准，结合高

高性能32位DSP内核集成的片上系统

功能。这些功能包括4M位的双端口SRAM

内存，主机处理器接口， I / O ，支持的处理器

14个DMA通道，两个串行端口， 6端口的链接，外部杆

等位基因总线，以及无缝多。

ADSP - 21160X系列核心架构

在ADSP- 21160x处理器包括以下architec-

在ADSP- 2116x系列处理器的王兴仁功能。该

ADSP - 21160x代码是在与装配水平相适应

ADSP- 2106x和ADSP- 21161 。

SIMD计算引擎

在ADSP - 21160x包含两个计算处理元素

该操作作为单指令多数据ments （SIMD）

引擎。的处理元件被称作P EX与

PEY ，并且每个包含一个ALU，乘法器，移位器和寄存器

文件中。 PEX始终是积极的，并PEY可以通过设置来启用

在MODE1寄存器PEYEN模式位。当该模式是

2013年2月

版本C |

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ADSP-21160M/ADSP-21160N

数据寄存器文件

ADSP-21160X

时钟

CLKIN

血粉

ADDR

数据

ADDR

数据存储器/

映射

器件

（可选）

确认

控制

地址

数据

链接

器件

（ 6 MAX）

（可选）

CLK_CFG3–0

CIF

EBOOT

LBOOT

BRST

IRQ2–0

ADDR31–0

FLAG3–0

TIMEXP DATA63-0

RDX

LxCLK

WRX

LxACK

确认

LXDAT7–0

MS3–0

TCLK0

RCLK0

TFS0

RSF0

DT0

DR0

TCLK1

RCLK1

TFS1

RSF1

DT1

DR1

RPBA

ID2–0

RESET

JTAG

页面

SBTS

CLKOUT

DMAR1–2

DMAG1–2

HBR

HBG

REDY

BR1–6

BOOT

EPROM

（可选）

通用数据寄存器文件中包含的每个亲

cessing元素。之间的寄存器文件的数据传输

运算单元和数据总线，并存储中间

结果。这10个端口， 32个寄存器（16小学， 16所中学）

寄存器文件，结合ADSP- 2116x增强

哈佛架构，允许约束之间的数据流

计算单元和内部存储器。 PEX中的寄存器

被称为R0- R15和在PEY为S0- S15。

指令和四操作数的单周期取

该处理器采用的增强型Harvard架构

该数据存储器（DM）的总线传送数据，且所述亲

克存储器（PM）的总线传输指令和数据

（参见功能框图

1).

与ADSP- 21160x

DSP的独立的程序和数据存储器总线和片

指令高速缓冲存储器时，处理器可以同时提取4个

操作数和指令（从高速缓存），在一个单一的

周期。

串行

设备

（可选）

DMA设备

（可选）

数据

串行

设备

（可选）

主持人

处理器

接口

（可选）

ADDR

数据

指令缓存

在ADSP- 21160x包括一个片上指令缓存

使三总线操作的取指令和四

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

高速缓存允许全速执行核心，提供环状

操作，如数字滤波器乘法 - 累加和FFT

蝴蝶处理。

数据地址发生器与硬件循环缓冲器

图2.单处理器系统

使能，相同的指令是在两个处理元素执行

内，但在每一个处理单元上操作的不同数据。

这种架构是高效的执行数学密集型DSP

算法。

进入SIMD方式也对使用方法的效果数据是反式

存储器和处理元件之间ferred 。在SIMD

模式中，数据带宽的两倍，需要维持computa-

tional操作中的处理元素。因为这

要求，进入SIMD模式也加倍带宽

间存储器和处理元件。当使用

DAG的以SIMD方式传送数据，两个数据值是反式

ferred的内存每次访问或寄存器文件。

在ADSP- 21160x DSP的两个数据地址发生器（DAG ）

用于间接寻址和提供用于实现

循环数据缓冲区中的硬件。循环缓冲区允许高效率

的延时线和其他数据结构编程所需

在数字信号处理中，并且通常在数字用

滤波器和傅里叶变换。该产品的两个DAG的

包含足够的寄存器允许创建多达32个税务局局长

丘拉尔缓冲区（小学16寄存器组， 16个二级）。使用DAG

自动处理地址指针环绕，降低

开销，提高性能，并简化implemen-

塔季翁。循环缓冲区可以开始和结束于任何内存

位置。

灵活的指令集

48位指令字容纳了各种并行

操作的简洁的编程。例如，时处理

SOR可以有条件地执行一个乘法，一个加法和减法，

在这两个处理元件，而分支，在一个单一的

指令。

独立，并行计算单位

内的每个处理单元的一组计算单元。

所述计算单元包括一个算术/逻辑单元的

（ ALU ），乘法器和移位器。这些单元的执行单周期

指令。每个处理单元内的三个单元是

平行排列，从而最大限度地计算吞吐量。

单一的多功能指令执行的并行ALU和

乘数操作。在SIMD模式下，并行ALU和

发生在两个处理单元乘数操作。这些

计算单元支持IEEE 32位单精度悬空

荷兰国际集团点， 40位扩展精度浮点和32位

定点数据格式。

版本C |

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2013年2月

SHARC

数字信号处理器

ADSP-21160M/ADSP-21160N

摘要

高性能的32位DSP的应用，音频， medi-

CAL ，军事，图形，图像和通信

超级哈佛架构， 4个独立的总线双

数据取指，取指令和非侵入式，零过

起始I / O

向后兼容组件源代码级兼容

与ADSP- 2106x DSP的代码

单指令多数据（SIMD）计算

架构的两个32位IEEE浮点运算

单元，每个单元具有一个乘法器， ALU ，移位器和寄存器文件

集成外设集成的I / O处理器， 4M位

片内双端口SRAM ，无缝多为特色的

Tures的，并且端口（串口，链接，外部总线和JTAG ）

特点

100兆赫（ 10纳秒）内核指令速率（ ADSP- 21160N ）

单周期指令执行，其中包括SIMD操作

在这两个计算单元系统蒸发散

双数据地址产生器（ DAG）的有模和位

反转寻址

零开销循环和单周期循环设置， provid-

荷兰国际集团高效的程序排序

IEEE 1149.1 JTAG标准测试访问端口和片

仿真

400球27毫米

27毫米PBGA封装

可提供无铅（符合RoHS标准）封装

200万固定点的MAC持续性能

(ADSP-21160N)

核心处理器

定时器

指令

缓存

32× 48位

双端口SRAM

两个独立

双端口功能块

处理器端口

ADDR

数据

ADDR

数据

块0

JTAG

1座

试验

仿真

I / O端口

数据

ADDR

数据

ADDR

DAG1

8 x 4 x 32

DAG2

8 x 4 x 32

节目

SEQUENCER

IOD

IOA

外

PORT

地址总线

MUX

多

接口

数据总线

MUX

主机端口

PM地址总线

DM地址总线

PM数据总线

公共汽车

CONNECT

（ PX ）

DM数据总线

16/32/40/48/64

32/40/64

MULT

数据

网络文件

（ PEX ）

16× 40位

桶

移

桶

移

数据

网络文件

（ PEY ）

16× 40位

MULT

IOP

（内存

映射）

控制，

状态和

数据缓冲区

DMA

调节器

串口

(2)

链路端口

(6)

ALU

I / O处理器

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

版本C

文档反馈

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标均为其各自所有者的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

技术支援

www.analog.com

ADSP-21160M/ADSP-21160N

单指令多数据（SIMD）

架构提供

两个计算处理单元

并发执行，每个处理元素执行

相同的指令，而是运行在不同的数据

代码兼容性，在组装的水平，使用相同的

指令集为ADSP- 2106x SHARC DSP的

在并行总线和计算单元允许

乘法的单周期执行（具有或不具有单指令多数据）

操作中， ALU运算，双内存读取或

写和取指令

转让记忆与铁芯之间在高达四

每个周期32位浮点和定点的话

通过乘法加快FFT蝶形运算

用加减法

内存属性

4M位片上双端口SRAM的独立访问

由核处理器，主机和DMA

4G字地址范围，片外存储器

内存接口支持可编程等待状态gen-

关合作和页模式对片外存储器

DMA控制器支持

14零开销DMA通道之间的传输

ADSP- 21160x内部存储器和外部存储器，

外部的外围设备，主机处理器，串行端口，或者连接

端口

64位背景DMA传输的核心时钟速度，在

用全速处理器并行执行

主处理器接口为16位和32位微处理器

多提供支持

无缝连接的可扩展DSP多重

架构

分布式片上总线仲裁的并行总线CON-

NECT可达6 ADSP- 21160x处理器加上主机

对于点对点的连接和阵列6链路端口

多

串行端口提供

与扩硬件两个同步串行端口

独立的发送和接收功能

T1和E1接口的TDM支持

64位宽的同步外部端口提供

异步和SBSRAM克斯特无缝连接

最终的回忆

版本C |

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2013年2月

ADSP-21160M/ADSP-21160N

摘要................................................. .............. 1

功能................................................. ................ 1

概述................................................ 4

ADSP- 21160x系列核心架构.................... 4

内存和I / O接口功能........................... 7

开发工具............................................... 9

附加信息......................................... 10

相关信号链........................................... 10

引脚功能描述........................................ 11

规格................................................. ........ 15

工作条件- ADSP - 21160M .................... 15

电气特性- ADSP- 21160M ................. 16

工作条件- ADSP- 21160N ..................... 17

电气特性- ADSP- 21160N ................. 18

绝对最大额定值................................... 19

ESD敏感度................................................ ... 19

包装信息............................................ 19

时序规格........................................... 20

输出驱动电流- ADSP- 21160M ................... 47

输出驱动电流- ADSP- 21160N ................... 47

功耗............................................... 47

测试条件................................................ .. 48

环境条件.................................... 51

400引脚PBGA引脚配置............................. 52

外形尺寸................................................ 57

表面贴装设计............................................. 57

订购指南................................................ ..... 58

修订历史

2/13 -REV 。 B到C版

更新

开发工具...................................... 9

补充部分，

相关信号链.......................... 10

添加脚注4表18

存储器读总线主控....................................... 26

更正脚注2

表40 ， 400引脚PBGA引脚赋值

ments ................................................. .................. 52

版本C |

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2013年2月

ADSP-21160M/ADSP-21160N

概述

在ADSP- 21160x SHARC

DSP系列有两个成员：

ADSP- 21160M和ADSP- 21160N 。在ADSP - 21160M是fabri-

符在0.25微米CMOS工艺。在ADSP- 21160N是

制作一个0.18微米CMOS工艺。在ADSP- 21160N

提供了比更高的性能和更低的功耗

在ADSP- 21160M 。宽松的便携性， ADSP- 21160x是

应用程序源代码与第一代兼容

ADSP- 2106x SHARC系列的DSP在SISD （单指令，单

数据）的模式。为了充分利用处理器的SIMD的（单

指令多数据）的能力，一些代码的变化是

需要的。像其他SHARC系列的DSP ，在ADSP- 21160x是一个32位

处理器是高性能的DSP应用优化

系统蒸发散。在ADSP- 21160x包括运行到一个核心

100 MHz的双端口片上SRAM ，集成I / O亲

处理器与多处理器的支持，以及多个内部

公交车来消除I / O瓶颈。

表1

显示了ADSP- 21160M之间的主要区别

和ADSP - 21160N处理器。

表1. ADSP- 21160x SHARC处理器系列产品特点

特征

SRAM

工作电压

指令速率

链路端口传输速率（ 6 ）

串行端口传输速率（ 2 ）

ADSP-21160M

4兆位

3.3 V的I / O

2.5 V核心

80兆赫

80兆字节/秒

40兆位/秒

ADSP-21160N

4兆位

3.3 V的I / O

1.9 V核心

100兆赫

100兆字节/秒

50兆位/秒

表2. ADSP- 21160x基准

基准算法

1024点复数FFT

（ 4基数，以冲销）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

矩阵乘法（流水线）

[33]

[31]

[44]

[41]

除（ Y / X ）

平方根的倒数

DMA传输速率

ADSP- 21160M ADSP- 21160N

80兆赫

100兆赫

115 μs

92 μs

6.25纳秒

25纳秒

56.25纳秒

100纳秒

37.5纳秒

56.25纳秒

560M字节/秒

5纳秒

20纳秒

45纳秒

80纳秒

30纳秒

45纳秒

800M字节/秒

该功能框图（图

1第1页）

的

ADSP- 21160x说明了以下建筑特色：

两个处理单元，每一个ALU的组成，多

钳，移位器和数据寄存器文件

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

内存和核心的每个核心proces-之间的转账

SOR周期

间隔定时器

片上SRAM （ 4M比特）

外部端口支持：

接口与片外存储器外设

六无缝多支持

ADSP- 21160x SHARC DSP的

主机端口

· DMA控制器

串行端口和链路端口

JTAG测试访问端口

图2

示出了一个典型的单处理器系统。一个multipro-

cessing系统出现在

图3第6页。

在ADSP- 21160x介绍单指令，多数据

（ SIMD ）处理。使用两个计算单元

（ ADSP - 2106x SHARC DSP的有一个），在ADSP- 21160x可

双倍性能与在一系列DSP的ADSP- 2106x

算法。

制造的国家的最先进的，高速，低功耗的CMOS

过程中， ADSP- 21160N具有10 ns指令周期时间。

随着在100MHz的SIMD计算硬件上运行，

在ADSP- 21160N可以执行6亿数学运算

每秒（480万次的ADSP- 21160M在

12.5 ns指令周期时间）。

表2

显示性能基准测试的ADSP- 21160x 。

这些基准提供的单声道的推断

测得的双通道（SIMD）处理性能。为

标杆和优化的DSP代码的详细信息

对于单通道和双通道处理，请参阅ADI公司

网站（ www.analog.com ）。

在ADSP- 21160x延续了SHARC系列的业界

领先的集成DSP的标准，结合高

高性能32位DSP内核集成的片上系统

功能。这些功能包括4M位的双端口SRAM

内存，主机处理器接口， I / O ，支持的处理器

14个DMA通道，两个串行端口， 6端口的链接，外部杆

等位基因总线，以及无缝多。

ADSP - 21160X系列核心架构

在ADSP- 21160x处理器包括以下architec-

在ADSP- 2116x系列处理器的王兴仁功能。该

ADSP - 21160x代码是在与装配水平相适应

ADSP- 2106x和ADSP- 21161 。

SIMD计算引擎

在ADSP - 21160x包含两个计算处理元素

该操作作为单指令多数据ments （SIMD）

引擎。的处理元件被称作P EX与

PEY ，并且每个包含一个ALU，乘法器，移位器和寄存器

文件中。 PEX始终是积极的，并PEY可以通过设置来启用

在MODE1寄存器PEYEN模式位。当该模式是

2013年2月

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ADSP-21160M/ADSP-21160N

数据寄存器文件

ADSP-21160X

时钟

CLKIN

血粉

ADDR

数据

ADDR

数据存储器/

映射

器件

（可选）

确认

控制

地址

数据

链接

器件

（ 6 MAX）

（可选）

CLK_CFG3–0

CIF

EBOOT

LBOOT

BRST

IRQ2–0

ADDR31–0

FLAG3–0

TIMEXP DATA63-0

RDX

LxCLK

WRX

LxACK

确认

LXDAT7–0

MS3–0

TCLK0

RCLK0

TFS0

RSF0

DT0

DR0

TCLK1

RCLK1

TFS1

RSF1

DT1

DR1

RPBA

ID2–0

RESET

JTAG

页面

SBTS

CLKOUT

DMAR1–2

DMAG1–2

HBR

HBG

REDY

BR1–6

BOOT

EPROM

（可选）

通用数据寄存器文件中包含的每个亲

cessing元素。之间的寄存器文件的数据传输

运算单元和数据总线，并存储中间

结果。这10个端口， 32个寄存器（16小学， 16所中学）

寄存器文件，结合ADSP- 2116x增强

哈佛架构，允许约束之间的数据流

计算单元和内部存储器。 PEX中的寄存器

被称为R0- R15和在PEY为S0- S15。

指令和四操作数的单周期取

该处理器采用的增强型Harvard架构

该数据存储器（DM）的总线传送数据，且所述亲

克存储器（PM）的总线传输指令和数据

（参见功能框图

1).

与ADSP- 21160x

DSP的独立的程序和数据存储器总线和片

指令高速缓冲存储器时，处理器可以同时提取4个

操作数和指令（从高速缓存），在一个单一的

周期。

串行

设备

（可选）

DMA设备

（可选）

数据

串行

设备

（可选）

主持人

处理器

接口

（可选）

ADDR

数据

指令缓存

在ADSP- 21160x包括一个片上指令缓存

使三总线操作的取指令和四

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

高速缓存允许全速执行核心，提供环状

操作，如数字滤波器乘法 - 累加和FFT

蝴蝶处理。

数据地址发生器与硬件循环缓冲器

图2.单处理器系统

使能，相同的指令是在两个处理元素执行

内，但在每一个处理单元上操作的不同数据。

这种架构是高效的执行数学密集型DSP

算法。

进入SIMD方式也对使用方法的效果数据是反式

存储器和处理元件之间ferred 。在SIMD

模式中，数据带宽的两倍，需要维持computa-

tional操作中的处理元素。因为这

要求，进入SIMD模式也加倍带宽

间存储器和处理元件。当使用

DAG的以SIMD方式传送数据，两个数据值是反式

ferred的内存每次访问或寄存器文件。

在ADSP- 21160x DSP的两个数据地址发生器（DAG ）

用于间接寻址和提供用于实现

循环数据缓冲区中的硬件。循环缓冲区允许高效率

的延时线和其他数据结构编程所需

在数字信号处理中，并且通常在数字用

滤波器和傅里叶变换。该产品的两个DAG的

包含足够的寄存器允许创建多达32个税务局局长

丘拉尔缓冲区（小学16寄存器组， 16个二级）。使用DAG

自动处理地址指针环绕，降低

开销，提高性能，并简化implemen-

塔季翁。循环缓冲区可以开始和结束于任何内存

位置。

灵活的指令集

48位指令字容纳了各种并行

操作的简洁的编程。例如，时处理

SOR可以有条件地执行一个乘法，一个加法和减法，

在这两个处理元件，而分支，在一个单一的

指令。

独立，并行计算单位

内的每个处理单元的一组计算单元。

所述计算单元包括一个算术/逻辑单元的

（ ALU ），乘法器和移位器。这些单元的执行单周期

指令。每个处理单元内的三个单元是

平行排列，从而最大限度地计算吞吐量。

单一的多功能指令执行的并行ALU和

乘数操作。在SIMD模式下，并行ALU和

发生在两个处理单元乘数操作。这些

计算单元支持IEEE 32位单精度悬空

荷兰国际集团点， 40位扩展精度浮点和32位

定点数据格式。

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