【SHARC处理器ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-210】,IC型号ADSP-21062LABZ-160,ADSP-21062LABZ-160 PDF资料,ADSP-21062LABZ-160经销商,ic,电子元器件-51电子网

SHARC处理器

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

摘要

用于通信的高性能信号处理器，

图形和成像应用

超级哈佛架构

4个独立的总线，用于双数据取，取指令，

和非侵入式I / O

32位IEEE浮点计算单元，乘法器，

ALU和移位器

双端口片上SRAM和集成I / O外设-A

完整的系统级芯片

集成多处理功能

240引线耐热增强型封装MQFP_PQ4 ， 225球

塑胶球栅阵列（ PBGA ），240引线密封CQFP

包

符合RoHS兼容封装

主要特点处理器内核

40 MIPS ， 25 ns指令速率，单周期指令

执行

120 MFLOPS峰值， 80 MFLOPS持续性能

双数据地址发生器用模和位反转

寻址）

高效的程序序列具有零开销循环：

单周期循环的设置

JTAG IEEE 1149.1标准测试访问端口和片

仿真

32位单精度和40位扩展精度IEEE

浮点数据的格式或32位定点数据

格式

核心处理器

指令

缓存

32 48位

双端口SRAM

B LOCK 0

两个独立

双端口功能块

JTAG

1座

试验

仿真

定时器

DAG1

4 32

DAG2

4 24

处理器端口

I / O端口

ADDR

数据

ADDR

数据

ADDR

数据

节目

SEQUENCER

IOD

IOA

外

PORT

PM地址总线

DM地址总线

地址总线

MUX

多

接口

PM数据总线

公共汽车

CONNECT

（ PX ）

DM数据总线

40/32

数据总线

MUX

数据

网络文件

MULT

40-BIT

桶

移

ALU

IOP

（内存

映射）

控制，

状态和

数据缓冲区

DMA

调节器

串口

(2)

链路端口

(6)

主机端口

I / O处理器

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

牧师F

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标均为其各自所有者的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

www.analog.com

传真： 781.461.3113

2008

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

处理器的功能（续）

该处理器系列提供了多种功能。对于一个COM

整个家庭成员的型坯，见

表1中。

主处理器接口为16位和32位

微处理器

主机可以直接读/写ADSP- 2106x内部存储器

和IOP寄存器

并行计算

单周期乘法和ALU运算的并行

双通道内存读/写，并取指令

乘用加法和减法加速FFT蝶形

计算

多

无缝连接的可扩展DSP多重

架构

分布式片上总线仲裁的并行总线连接

多达六个的ADSP- 2106xs加主机

对于点对点的连接和数组链接端口

多

通过并行总线240 Mbps的传输速率

在链路端口240 Mbps的传输速率

高达4M位片上SRAM

双端口供核处理器和独立访问

DMA

片外存储器接口

4 Gigawords寻址

可编程等待状态的产生，页面模式的DRAM

支持

串口

与扩2个40 Mbps的同步串行端口

五金

独立的发送和接收功能

DMA控制器

10 DMA通道之间的传输ADSP- 2106x内部

存储器和外部存储器，外围设备，主机

处理器，串行端口或链路端口

背景DMA传输在高达40MHz的，平行

全速处理器执行

表1. ADSP- 2106x SHARC处理器系列产品特点

特征

SRAM

操作

电压

指令

率

包

ADSP-21060

4M位

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21062

2M位

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21060L

4M位

3.3 V

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21062L

2M位

3.3 V

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21060C

4M位

33兆赫

40 MHZ

CQFP

ADSP-21060LC

4M位

3.3 V

33兆赫

40 MHZ

CQFP

牧师F

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2008年3月

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

摘要................................................. .............. 1

主要特点处理器内核.................................... 1

处理器特性（续） ................................. 2

并行计算.............................................. 2

高达4M位片上SRAM ..................................... 2

片外存储器接口..................................... 2

DMA控制器................................................ ...... 2

主处理器接口为16位和32位微处理器2

多................................................. ...... 2

串行端口................................................ ............. 2

目录................................................. ............... 3

修订历史................................................ ...... 3

概述................................................ 4

SHARC系列核心架构............................ 4

内存和I / O接口功能........................... 5

开发工具............................................... 8

评估套件................................................ ...... 9

设计一个仿真器兼容的DSP板（目标） 9

附加信息.......................................... 9

引脚功能描述........................................ 10

目标板连接器EZ -ICE探头................ 13

ADSP - 21060 / ADSP- 21062规格..................... 15

工作条件（ 5 V ） ................................... 15

电气特性（ 5 V ） ................................ 15

内部功耗（ 5V） ............................. 16

外部功耗（ 5V） ............................ 17

ADSP - 21060L / ADSP- 21062L规格................. 18

工作条件（ 3.3 V ） ................................. 18

电气特性（ 3.3 V ） ............................. 18

内部功耗（ 3.3 V ） .......................... 19

外部功耗（ 3.3 V ） .......................... 20

绝对最大额定值................................... 20

ESD注意事项................................................ ...... 21

封装标识信息................................ 21

时序规格........................................... 21

测试条件................................................ .. 47

环境条件.................................... 50

225引脚PBGA球配置............................ 51

240引脚MQFP_PQ4 / CQFP引脚配置........... 53

外形尺寸................................................ 55

表面贴装设计.......................................... 60

订购指南................................................ ..... 61

修订历史

3月8日 - 修订版。 E至版本F

修订后的绝对最大额定值............................

校正后的模型软件包描述。

请参阅订购指南............................................... ...

牧师F

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2008年3月

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

概述

在ADSP- 2106x SHARC

- 超级哈佛架构的COM

计算机，是一个32位的信号处理微机的提议

高水平的DSP性能。在ADSP- 2106x建立在

ADSP- 21000 DSP内核，以形成一个完整的系统级芯片，

增加一个双端口片上SRAM和集成I / O外设

数常量由一个专用的I / O总线的支持。

制作高速，低功耗的CMOS工艺中，

ADSP - 2106x具有25 ns指令周期时间和工作在

40 MIPS 。其片上指令高速缓存，处理器可以

在一个周期内执行每一条指令。

表2

显示perfor-

曼斯基准的ADSP- 2106x 。

在ADSP- 2106x SHARC代表的集成的新标准

重刑信号的电脑，结合了高性能

浮点DSP内核集成的片上系统为特色的

Tures的包括高达4M位的SRAM存储器（见

表1），

主处理器接口，DMA控制器，串行端口和链路

端口，和并行总线连接为无缝的DSP

多。

表2基准（40 MHz）的

基准算法

1024点复数FFT（基数4 ，与

逆转）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

除（ Y / X ）

平方根的倒数

DMA传输速率

速度

0.46

25纳秒

100纳秒

150纳秒

225纳秒

240兆字节/秒

周期

18,221

串行端口和链路端口

JTAG测试访问端口

ADSP-2106x

时钟

CLKIN

EBOOT

LBOOT

IRQ2–0

FLAG3–0

TIMEXP

链接

器件

（ 6 MAX）

（可选）

LxCLK

LxACK

LxDAT3–0

TCLK0

RCLK0

TFS0

RSF0

DT0

DR0

TCLK1

RCLK1

TFS1

RSF1

DT1

DR1

RPBA

ID2–0

RESET

ADDR31–0

DATA47–0

确认

MS3–0

控制

数据

血粉

ADDR

数据

ADDR

BOOT

EPROM

（可选）

数据MEMORY-

映射

器件

（可选）

确认

地址

页面

SBTS

ADRCLK

DMAR1–2

DMAG1–2

HBR

HBG

REDY

BR1–6

JTAG

串行

设备

（可选）

DMA设备

（可选）

数据

串行

设备

（可选）

主持人

处理器

接口

（可选）

ADDR

数据

图2. ADSP- 2106x系统示例配置

SHARC系列核心架构

在ADSP- 2106x SHARC继续在业界领先的标

集成的DSP dards ，结合高性能

32位DSP内核集成的片上系统功能。

的框图

第1页

说明了以下architec-

王兴仁特点：

运算单元（ALU，乘法器和移位器）配有一个

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

间隔定时器

片上SRAM

外部端口，用于连接到片外存储器和

外设

主机端口和多处理器接口

· DMA控制器

在ADSP- 2106x包括以下建筑特色

的ADSP- 21000系列核心。在ADSP- 2106x处理器

都与ADSP- 21020代码和功能兼容。

独立，并行计算单位

算术/逻辑单元（ ALU ），乘法器和移位器的所有per-

形成单周期指令。三个单元被布置在

平行，最大限度地提高计算吞吐量。多单

功能指令执行的并行ALU和乘法器能操作

ations 。这些运算单元支持IEEE 32位单

精度浮点数，扩展精度40位浮点

点，和32位定点数据格式。

数据寄存器文件

通用数据寄存器文件用于传输数据

计算单元和数据总线之间，并用于stor-

荷兰国际集团的中间结果。这10口， 32个寄存器（16小学，

16中学）寄存器文件，结合ADSP- 21000

哈佛架构，允许约束之间的数据流

计算单元和内部存储器。

牧师F

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2008年3月

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

指令和两个操作数的单周期取

在ADSP- 2106x在功能增强的哈佛结构

该数据存储器（DM）的总线传输的数据和亲

克存储器（PM）的总线传输指令和数据

（见

图1第1页）。

凭借其独立的程序和数据

存储器总线和片上高速缓存的指令，处理器可以

同时取两个操作数和指令（从

高速缓冲存储器），所有的在一个周期。

在ADSP- 21060 / ADSP- 21060L ，内存能配置

置的作为最大值的128K的字的32位的数据， 256k的话

16位数据， 80k的字的48位指令（或40位的数据），或

不同的词组合尺寸可达4兆比特。所有

该存储器可以被访问的16位， 32位或48位的字。

一个16位浮点存储格式的支持，这样就把

tively加倍可存储芯片上的数据量。

32位浮点和16位之间的转换悬空

荷兰国际集团分格式是在一个单指令完成的。

而每个存储块可以存储的代码的组合和

数据访问是最有效的，当一个块存储数据，

使用DM总线传输，而另一个块存储

指令和数据，使用PM总线传输。使用

DM总线和PM总线以这种方式，与一个专用于每个

存储器块，确保单周期执行指令2的数据

接送。在这种情况下，该指令必须在可用的

缓存。单周期执行也保持时的所述一个

数据操作数传送到或从片外，通过

ADSP- 2106x的外部接口。

指令缓存

在ADSP- 2106x包括一个片上指令缓存

使三总线操作的取指令和两个

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

可以全速执行核心，循环操作，如

数字滤波器乘法累加和FFT蝶形处理。

数据地址发生器与硬件循环缓冲器

在ADSP- 2106x的两个数据地址产生器（ DAG）的imple-

换货循环数据缓冲区中的硬件。循环缓冲器允许

的延时线和其他数据结构高效的编程

在数字信号处理所需的，并且在通常用于

数字滤波器和傅里叶变换。的两个DAG的

ADSP - 2106x含有足够的寄存器允许创建

多达32个循环缓冲区（小学16寄存器组， 16个二级）。

使用DAG自动处理地址指针环绕，

减少开销，提高性能并简化

实施。循环缓冲区可以启动和停止在任何MEM-

ORY位置。

片上存储器和外设接口

在ADSP- 2106x的外部接口提供了处理器的接口

面对片外存储器和外设。 4 gigaword场外

芯片的地址空间中包含的ADSP- 2106x的统一

地址空间。独立的片上总线，用于PM地址，

PM数据， DM地址， DM数据，I / O地址和I / O

数据是在外部端口复用，以创建一个外部

用一个32位的地址总线和单个的48位系统总线

（或32位）的数据总线。

寻址的外部存储装置是由片上容易

的高位地址线，以产生存储体解码

选择信号。也为简化生成独立的控制线

plified解决了页面模式的DRAM 。在ADSP- 2106x

提供可编程存储器的等待状态和外部的MEM

ORY承认的控件以允许接口以DRAM和

与变量访问外设，保持和禁用时间

要求。

灵活的指令集

的48位指令字容纳各种

并行操作，简洁的编程。例如，该

ADSP- 2106x可以有条件地执行一个乘法，一个插件，一

减和分支，在一个单一的指令。

内存和I / O接口特性

在ADSP- 2106x处理器添加以下建筑

功能的SHARC系列处理器。

主处理器接口

在ADSP- 2106x的主机接口，可方便连接

标准微处理器总线， 16位和32位，与立即数

TLE额外的硬件需要。在异步传输

速度可达处理器的全时钟速率的支持。

主机接口是通过ADSP- 2106x的克斯特访问

最终端口，是内存映射到统一的地址空间。

可用于主机接口四个通道的DMA ;代码

和数据传输来实现具有低的软件

开销。

主处理器要求ADSP- 2106x的外部总线

主机总线请求（ HBR ），主机总线许可（ HBG ），并准备好

（ REDY ）信号。主机可以直接读取和写入接口

在ADSP- 2106x的相机内存，并且可以访问DMA

通道设置和邮箱寄存器。向量中断支持

提供主机命令的有效执行。

双端口的片上存储器

在ADSP - 21062 / ADSP- 21062L包含的导通2兆

片上SRAM ，以及ADSP- 21060 / ADSP- 21060L包含

4M位的片上SRAM 。内部存储器的组织结构

1M的两个相等大小的块位分别用于ADSP- 21062 /

ADSP- 21062L和2M的两个相等大小的块位为每

在ADSP - 21060 / ADSP- 21060L 。每个人都可以进行昼夜温差配置

代码和数据的存储同的组合。每个内存

块是双端口的单周期，由独立访问

核心处理器和I / O处理器或DMA控制器。该

双端口存储器和独立的片上总线允许两个数据

从芯传输，另一个从I / O ，所有在一个周期。

在ADSP- 21062 / ADSP- 21062L ，内存能配置

置的作为最大值的64k字的32位数据， 128K的话

16位数据， 40K的字的48位指令（或40位的数据），或

不同的词组合尺寸可达2兆。所有

该存储器可以被访问的16位， 32位，或48位的字。

牧师F

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2008年3月

SHARC处理器

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

摘要

用于通信的高性能信号处理器，

图形和成像应用

超级哈佛架构

4个独立的总线，用于双数据取，取指令，

和非侵入式I / O

32位IEEE浮点计算单元，乘法器，

ALU和移位器

双端口片上SRAM和集成I / O外设-A

完整的系统级芯片

集成多处理功能

240引线耐热增强型封装MQFP_PQ4 ， 225球

塑胶球栅阵列（ PBGA ），240引线密封CQFP

包

符合RoHS兼容封装

主要特点处理器内核

40 MIPS ， 25 ns指令速率，单周期指令

执行

120 MFLOPS峰值， 80 MFLOPS持续性能

双数据地址发生器用模和位反转

寻址）

高效的程序序列具有零开销循环：

单周期循环的设置

JTAG IEEE 1149.1标准测试访问端口和片

仿真

32位单精度和40位扩展精度IEEE

浮点数据的格式或32位定点数据

格式

核心处理器

指令

缓存

32 48位

双端口SRAM

B LOCK 0

两个独立

双端口功能块

JTAG

1座

试验

仿真

定时器

DAG1

4 32

DAG2

4 24

处理器端口

I / O端口

ADDR

数据

ADDR

数据

ADDR

数据

节目

SEQUENCER

IOD

IOA

外

PORT

PM地址总线

DM地址总线

地址总线

MUX

多

接口

PM数据总线

公共汽车

CONNECT

（ PX ）

DM数据总线

40/32

数据总线

MUX

数据

网络文件

MULT

40-BIT

桶

移

ALU

IOP

（内存

映射）

控制，

状态和

数据缓冲区

DMA

调节器

串口

(2)

链路端口

(6)

主机端口

I / O处理器

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

牧师

文档反馈

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标均为其各自所有者的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

技术支援

www.analog.com

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

并行计算

单周期乘法和ALU运算的并行

双通道内存读/写，并取指令

乘用加法和减法加速FFT蝶形

计算

主处理器接口为16位和32位

微处理器

主机可以直接读/写ADSP- 2106x内部存储器

和IOP寄存器

多

无缝连接的可扩展DSP多重

架构

分布式片上总线仲裁的并行总线连接

多达六个的ADSP- 2106xs加主机

六大干线港口的点至点连接和阵列

多

通过并行总线240 Mbps的传输速率

在链路端口240 Mbps的传输速率

高达4M位片上SRAM

双端口供核处理器和独立访问

DMA

片外存储器接口

4 Gigawords寻址

可编程等待状态的产生，页面模式的DRAM

支持

DMA控制器

10 DMA通道之间的传输ADSP- 2106x内部

存储器和外部存储器，外围设备，主机

处理器，串行端口或链路端口

背景DMA传输在高达40MHz的，平行

全速处理器执行

串口

与扩2个40 Mbps的同步串行端口

五金

独立的发送和接收功能

表1. ADSP- 2106x SHARC处理器系列产品特点

特征

SRAM

操作

电压

指令

率

包

ADSP-21060

4M位

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21062

2M位

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21060L

4M位

3.3 V

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21062L

2M位

3.3 V

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21060C

4M位

33兆赫

40 MHZ

CQFP

ADSP-21060LC

4M位

3.3 V

33兆赫

40 MHZ

CQFP

修订版H |

第2页：64 |

2013年3月

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

摘要................................................. .............. 1

概述................................................ 4

SHARC系列核心架构............................ 4

内存和I / O接口功能........................... 5

开发工具............................................... 8

附加信息.......................................... 9

相关信号链............................................ 9

引脚功能描述........................................ 10

目标板连接器EZ -ICE探头................ 13

ADSP - 21060 / ADSP- 21062规格..................... 15

工作条件（ 5 V ） .................................... 15

电气特性（ 5 V ） ................................ 15

内部功耗（ 5V） ............................. 16

外部功耗（ 5V） ............................. 17

ADSP - 21060L / ADSP- 21062L规格.................. 18

工作条件（ 3.3 V ） ................................. 18

电气特性（ 3.3 V ） ............................. 18

内部功耗（ 3.3 V ） .......................... 19

外部功耗（ 3.3 V ） .......................... 20

绝对最大额定值................................... 20

ESD注意事项................................................ ...... 21

封装标识信息................................ 21

时序规格........................................... 21

测试条件................................................ .. 48

环境条件.................................... 51

225引脚PBGA球配置.............................. 52

240引脚MQFP_PQ4 / CQFP引脚配置............ 54

外形尺寸................................................ 56

表面贴装设计.......................................... 61

订购指南................................................ ..... 62

修订历史

3月13日 - 修订版。 G以牧师

更新

开发工具....................................... 8

更正后的功耗公式

总

= P

EXT

DDIN

5.0 V ）到

总

= P

EXT

+ (I

DDIN

3.3 V)

外部功耗（ 3.3 V ） ............................. 20

修订版H |

第3页：64 |

2013年3月

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

概述

在ADSP- 2106x SHARC

- 超级哈佛架构的COM

计算机，是一个32位的信号处理微机的提议

高水平的DSP性能。在ADSP- 2106x建立在

ADSP- 21000 DSP内核，以形成一个完整的系统级芯片，

增加一个双端口片上SRAM和集成I / O外设

数常量由一个专用的I / O总线的支持。

制作高速，低功耗的CMOS工艺中，

ADSP - 2106x具有25 ns指令周期时间和工作在

40 MIPS 。其片上指令高速缓存，处理器可以

在一个周期内执行每一条指令。

表2

显示perfor-

曼斯基准的ADSP- 2106x 。

在ADSP- 2106x SHARC代表的集成的新标准

重刑信号的电脑，结合了高性能

浮点DSP内核集成的片上系统为特色的

Tures的包括高达4M位的SRAM存储器（见

表1），

主处理器接口，DMA控制器，串行端口和链路

端口，和并行总线连接为无缝的DSP

多。

表2基准（40 MHz）的

基准算法

1024点复数FFT（基数4 ，与

逆转）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

除（ Y / X ）

平方根的倒数

DMA传输速率

速度

0.46

25纳秒

100纳秒

150纳秒

225纳秒

240兆字节/秒

周期

18,221

串行端口和链路端口

JTAG测试访问端口

ADSP-2106x

时钟

CLKIN

EBOOT

LBOOT

IRQ2–0

FLAG3–0

TIMEXP

链接

器件

（ 6 MAX）

（可选）

LxCLK

LxACK

LxDAT3–0

TCLK0

RCLK0

TFS0

RSF0

DT0

DR0

TCLK1

RCLK1

TFS1

RSF1

DT1

DR1

RPBA

ID2–0

RESET

ADDR31–0

DATA47–0

确认

MS3–0

控制

数据

血粉

ADDR

数据

ADDR

BOOT

EPROM

（可选）

数据MEMORY-

映射

器件

（可选）

确认

地址

页面

SBTS

ADRCLK

DMAR1–2

DMAG1–2

HBR

HBG

REDY

BR1–6

JTAG

串行

设备

（可选）

DMA设备

（可选）

数据

串行

设备

（可选）

主持人

处理器

接口

（可选）

ADDR

数据

图2. ADSP- 2106x系统示例配置

SHARC系列核心架构

在ADSP- 2106x SHARC继续在业界领先的标

集成的DSP dards ，结合高性能

32位DSP内核集成的片上系统功能。

的框图

第1页

说明了以下architec-

王兴仁特点：

运算单元（ALU，乘法器和移位器）配有一个

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

间隔定时器

片上SRAM

外部端口，用于连接到片外存储器和

外设

主机端口和多处理器接口

· DMA控制器

在ADSP- 2106x包括以下建筑特色

的ADSP- 21000系列核心。

独立，并行计算单位

算术/逻辑单元（ ALU ），乘法器和移位器的所有per-

形成单周期指令。三个单元被布置在

平行，最大限度地提高计算吞吐量。多单

功能指令执行的并行ALU和乘法器能操作

ations 。这些运算单元支持IEEE 32位单

精度浮点数，扩展精度40位浮点

点，和32位定点数据格式。

数据寄存器文件

通用数据寄存器文件用于传输数据

计算单元和数据总线之间，并用于stor-

荷兰国际集团的中间结果。这10口， 32个寄存器（16小学，

16中学）寄存器文件，结合ADSP- 21000

哈佛架构，允许约束之间的数据流

计算单元和内部存储器。

修订版H |

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2013年3月

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

指令和两个操作数的单周期取

在ADSP- 2106x在功能增强的哈佛结构

该数据存储器（DM）的总线传输的数据和亲

克存储器（PM）的总线传输指令和数据

（见

图1第1页）。

凭借其独立的程序和数据

存储器总线和片上高速缓存的指令，处理器可以

同时取两个操作数和指令（从

高速缓冲存储器），所有的在一个周期。

在ADSP- 21060 / ADSP- 21060L ，内存能配置

置的作为最大值的128K的字的32位的数据， 256k的话

16位数据， 80k的字的48位指令（或40位的数据），或

不同的词组合尺寸可达4兆比特。所有

该存储器可以被访问的16位， 32位或48位的字。

一个16位浮点存储格式的支持，这样就把

tively加倍可存储芯片上的数据量。

32位浮点和16位之间的转换悬空

荷兰国际集团分格式是在一个单指令完成的。

而每个存储块可以存储的代码的组合和

数据访问是最有效的，当一个块存储数据，

使用DM总线传输，而另一个块存储

指令和数据，使用PM总线传输。使用

DM总线和PM总线以这种方式，与一个专用于每个

存储器块，确保单周期执行指令2的数据

接送。在这种情况下，该指令必须在可用的

缓存。单周期执行也保持时的所述一个

数据操作数传送到或从片外，通过

ADSP- 2106x的外部接口。

指令缓存

在ADSP- 2106x包括一个片上指令缓存

使三总线操作的取指令和两个

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

可以全速执行核心，循环操作，如

数字滤波器乘法累加和FFT蝶形处理。

数据地址发生器与硬件循环缓冲器

在ADSP- 2106x的两个数据地址产生器（ DAG）的imple-

换货循环数据缓冲区中的硬件。循环缓冲器允许

的延时线和其他数据结构高效的编程

在数字信号处理所需的，并且在通常用于

数字滤波器和傅里叶变换。的两个DAG的

ADSP - 2106x含有足够的寄存器允许创建

多达32个循环缓冲区（小学16寄存器组， 16个二级）。

使用DAG自动处理地址指针环绕，

减少开销，提高性能并简化

实施。循环缓冲区可以启动和停止在任何MEM-

ORY位置。

片上存储器和外设接口

在ADSP- 2106x的外部接口提供了处理器的接口

面对片外存储器和外设。 4 gigaword场外

芯片的地址空间中包含的ADSP- 2106x的统一

地址空间。独立的片上总线，用于PM地址，

PM数据， DM地址， DM数据，I / O地址和I / O

数据是在外部端口复用，以创建一个外部

用一个32位的地址总线和单个的48位系统总线

（或32位）的数据总线。

寻址的外部存储装置是由片上容易

的高位地址线，以产生存储体解码

选择信号。也为简化生成独立的控制线

plified解决了页面模式的DRAM 。在ADSP- 2106x

提供可编程存储器的等待状态和外部的MEM

ORY承认的控件以允许接口以DRAM和

与变量访问外设，保持和禁用时间

要求。

灵活的指令集

的48位指令字容纳各种

并行操作，简洁的编程。例如，该

ADSP- 2106x可以有条件地执行一个乘法，一个插件，一

减和分支，在一个单一的指令。

内存和I / O接口特性

在ADSP- 2106x处理器添加以下建筑

功能的SHARC系列处理器。

主处理器接口

在ADSP- 2106x的主机接口，可方便连接

标准微处理器总线， 16位和32位，与立即数

TLE额外的硬件需要。在异步传输

速度可达处理器的全时钟速率的支持。

主机接口是通过ADSP- 2106x的克斯特访问

最终端口，是内存映射到统一的地址空间。

可用于主机接口四个通道的DMA ;代码

和数据传输来实现具有低的软件

开销。

主处理器要求ADSP- 2106x的外部总线

主机总线请求（ HBR ），主机总线许可（ HBG ），并准备好

（ REDY ）信号。主机可以直接读取和写入接口

在ADSP- 2106x的相机内存，并且可以访问DMA

通道设置和邮箱寄存器。向量中断支持

提供主机命令的有效执行。

双端口的片上存储器

在ADSP - 21062 / ADSP- 21062L包含的导通2兆

片上SRAM ，以及ADSP- 21060 / ADSP- 21060L包含

4M位的片上SRAM 。内部存储器的组织结构

1M的两个相等大小的块位分别用于ADSP- 21062 /

ADSP- 21062L和2M的两个相等大小的块位为每

在ADSP - 21060 / ADSP- 21060L 。每个人都可以进行昼夜温差配置

代码和数据的存储同的组合。每个内存

块是双端口的单周期，由独立访问

核心处理器和I / O处理器或DMA控制器。该

双端口存储器和独立的片上总线允许两个数据

从芯传输，另一个从I / O ，所有在一个周期。

在ADSP- 21062 / ADSP- 21062L ，内存能配置

置的作为最大值的64k字的32位数据， 128K的话

16位数据， 40K的字的48位指令（或40位的数据），或

不同的词组合尺寸可达2兆。所有

该存储器可以被访问的16位， 32位，或48位的字。

修订版H |

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2013年3月

SHARC处理器

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

摘要

用于通信的高性能信号处理器，

图形和成像应用

超级哈佛架构

4个独立的总线，用于双数据取，取指令，

和非侵入式I / O

32位IEEE浮点计算单元，乘法器，

ALU和移位器

双端口片上SRAM和集成I / O外设-A

完整的系统级芯片

集成多处理功能

240引线耐热增强型封装MQFP_PQ4 ， 225球

塑胶球栅阵列（ PBGA ），240引线密封CQFP

包

符合RoHS兼容封装

主要特点处理器内核

40 MIPS ， 25 ns指令速率，单周期指令

执行

120 MFLOPS峰值， 80 MFLOPS持续性能

双数据地址发生器用模和位反转

寻址）

高效的程序序列具有零开销循环：

单周期循环的设置

JTAG IEEE 1149.1标准测试访问端口和片

仿真

32位单精度和40位扩展精度IEEE

浮点数据的格式或32位定点数据

格式

核心处理器

指令

缓存

32 48位

双端口SRAM

B LOCK 0

两个独立

双端口功能块

JTAG

1座

试验

仿真

定时器

DAG1

4 32

DAG2

4 24

处理器端口

I / O端口

ADDR

数据

ADDR

数据

ADDR

数据

节目

SEQUENCER

IOD

IOA

外

PORT

PM地址总线

DM地址总线

地址总线

MUX

多

接口

PM数据总线

公共汽车

CONNECT

（ PX ）

DM数据总线

40/32

数据总线

MUX

数据

网络文件

MULT

40-BIT

桶

移

ALU

IOP

（内存

映射）

控制，

状态和

数据缓冲区

DMA

调节器

串口

(2)

链路端口

(6)

主机端口

I / O处理器

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

牧师F

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标均为其各自所有者的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

联系电话： 781.329.4700

www.analog.com

传真： 781.461.3113

2008

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

处理器的功能（续）

该处理器系列提供了多种功能。对于一个COM

整个家庭成员的型坯，见

表1中。

主处理器接口为16位和32位

微处理器

主机可以直接读/写ADSP- 2106x内部存储器

和IOP寄存器

并行计算

单周期乘法和ALU运算的并行

双通道内存读/写，并取指令

乘用加法和减法加速FFT蝶形

计算

多

无缝连接的可扩展DSP多重

架构

分布式片上总线仲裁的并行总线连接

多达六个的ADSP- 2106xs加主机

对于点对点的连接和数组链接端口

多

通过并行总线240 Mbps的传输速率

在链路端口240 Mbps的传输速率

高达4M位片上SRAM

双端口供核处理器和独立访问

DMA

片外存储器接口

4 Gigawords寻址

可编程等待状态的产生，页面模式的DRAM

支持

串口

与扩2个40 Mbps的同步串行端口

五金

独立的发送和接收功能

DMA控制器

10 DMA通道之间的传输ADSP- 2106x内部

存储器和外部存储器，外围设备，主机

处理器，串行端口或链路端口

背景DMA传输在高达40MHz的，平行

全速处理器执行

表1. ADSP- 2106x SHARC处理器系列产品特点

特征

SRAM

操作

电压

指令

率

包

ADSP-21060

4M位

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21062

2M位

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21060L

4M位

3.3 V

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21062L

2M位

3.3 V

33兆赫

40 MHZ

MQFP_PQ4

PBGA

ADSP-21060C

4M位

33兆赫

40 MHZ

CQFP

ADSP-21060LC

4M位

3.3 V

33兆赫

40 MHZ

CQFP

牧师F

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2008年3月

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

摘要................................................. .............. 1

主要特点处理器内核.................................... 1

处理器特性（续） ................................. 2

并行计算.............................................. 2

高达4M位片上SRAM ..................................... 2

片外存储器接口..................................... 2

DMA控制器................................................ ...... 2

主处理器接口为16位和32位微处理器2

多................................................. ...... 2

串行端口................................................ ............. 2

目录................................................. ............... 3

修订历史................................................ ...... 3

概述................................................ 4

SHARC系列核心架构............................ 4

内存和I / O接口功能........................... 5

开发工具............................................... 8

评估套件................................................ ...... 9

设计一个仿真器兼容的DSP板（目标） 9

附加信息.......................................... 9

引脚功能描述........................................ 10

目标板连接器EZ -ICE探头................ 13

ADSP - 21060 / ADSP- 21062规格..................... 15

工作条件（ 5 V ） ................................... 15

电气特性（ 5 V ） ................................ 15

内部功耗（ 5V） ............................. 16

外部功耗（ 5V） ............................ 17

ADSP - 21060L / ADSP- 21062L规格................. 18

工作条件（ 3.3 V ） ................................. 18

电气特性（ 3.3 V ） ............................. 18

内部功耗（ 3.3 V ） .......................... 19

外部功耗（ 3.3 V ） .......................... 20

绝对最大额定值................................... 20

ESD注意事项................................................ ...... 21

封装标识信息................................ 21

时序规格........................................... 21

测试条件................................................ .. 47

环境条件.................................... 50

225引脚PBGA球配置............................ 51

240引脚MQFP_PQ4 / CQFP引脚配置........... 53

外形尺寸................................................ 55

表面贴装设计.......................................... 60

订购指南................................................ ..... 61

修订历史

3月8日 - 修订版。 E至版本F

修订后的绝对最大额定值............................

校正后的模型软件包描述。

请参阅订购指南............................................... ...

牧师F

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2008年3月

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

概述

在ADSP- 2106x SHARC

- 超级哈佛架构的COM

计算机，是一个32位的信号处理微机的提议

高水平的DSP性能。在ADSP- 2106x建立在

ADSP- 21000 DSP内核，以形成一个完整的系统级芯片，

增加一个双端口片上SRAM和集成I / O外设

数常量由一个专用的I / O总线的支持。

制作高速，低功耗的CMOS工艺中，

ADSP - 2106x具有25 ns指令周期时间和工作在

40 MIPS 。其片上指令高速缓存，处理器可以

在一个周期内执行每一条指令。

表2

显示perfor-

曼斯基准的ADSP- 2106x 。

在ADSP- 2106x SHARC代表的集成的新标准

重刑信号的电脑，结合了高性能

浮点DSP内核集成的片上系统为特色的

Tures的包括高达4M位的SRAM存储器（见

表1），

主处理器接口，DMA控制器，串行端口和链路

端口，和并行总线连接为无缝的DSP

多。

表2基准（40 MHz）的

基准算法

1024点复数FFT（基数4 ，与

逆转）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

除（ Y / X ）

平方根的倒数

DMA传输速率

速度

0.46

25纳秒

100纳秒

150纳秒

225纳秒

240兆字节/秒

周期

18,221

串行端口和链路端口

JTAG测试访问端口

ADSP-2106x

时钟

CLKIN

EBOOT

LBOOT

IRQ2–0

FLAG3–0

TIMEXP

链接

器件

（ 6 MAX）

（可选）

LxCLK

LxACK

LxDAT3–0

TCLK0

RCLK0

TFS0

RSF0

DT0

DR0

TCLK1

RCLK1

TFS1

RSF1

DT1

DR1

RPBA

ID2–0

RESET

ADDR31–0

DATA47–0

确认

MS3–0

控制

数据

血粉

ADDR

数据

ADDR

BOOT

EPROM

（可选）

数据MEMORY-

映射

器件

（可选）

确认

地址

页面

SBTS

ADRCLK

DMAR1–2

DMAG1–2

HBR

HBG

REDY

BR1–6

JTAG

串行

设备

（可选）

DMA设备

（可选）

数据

串行

设备

（可选）

主持人

处理器

接口

（可选）

ADDR

数据

图2. ADSP- 2106x系统示例配置

SHARC系列核心架构

在ADSP- 2106x SHARC继续在业界领先的标

集成的DSP dards ，结合高性能

32位DSP内核集成的片上系统功能。

的框图

第1页

说明了以下architec-

王兴仁特点：

运算单元（ALU，乘法器和移位器）配有一个

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

间隔定时器

片上SRAM

外部端口，用于连接到片外存储器和

外设

主机端口和多处理器接口

· DMA控制器

在ADSP- 2106x包括以下建筑特色

的ADSP- 21000系列核心。在ADSP- 2106x处理器

都与ADSP- 21020代码和功能兼容。

独立，并行计算单位

算术/逻辑单元（ ALU ），乘法器和移位器的所有per-

形成单周期指令。三个单元被布置在

平行，最大限度地提高计算吞吐量。多单

功能指令执行的并行ALU和乘法器能操作

ations 。这些运算单元支持IEEE 32位单

精度浮点数，扩展精度40位浮点

点，和32位定点数据格式。

数据寄存器文件

通用数据寄存器文件用于传输数据

计算单元和数据总线之间，并用于stor-

荷兰国际集团的中间结果。这10口， 32个寄存器（16小学，

16中学）寄存器文件，结合ADSP- 21000

哈佛架构，允许约束之间的数据流

计算单元和内部存储器。

牧师F

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2008年3月

ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC

指令和两个操作数的单周期取

在ADSP- 2106x在功能增强的哈佛结构

该数据存储器（DM）的总线传输的数据和亲

克存储器（PM）的总线传输指令和数据

（见

图1第1页）。

凭借其独立的程序和数据

存储器总线和片上高速缓存的指令，处理器可以

同时取两个操作数和指令（从

高速缓冲存储器），所有的在一个周期。

在ADSP- 21060 / ADSP- 21060L ，内存能配置

置的作为最大值的128K的字的32位的数据， 256k的话

16位数据， 80k的字的48位指令（或40位的数据），或

不同的词组合尺寸可达4兆比特。所有

该存储器可以被访问的16位， 32位或48位的字。

一个16位浮点存储格式的支持，这样就把

tively加倍可存储芯片上的数据量。

32位浮点和16位之间的转换悬空

荷兰国际集团分格式是在一个单指令完成的。

而每个存储块可以存储的代码的组合和

数据访问是最有效的，当一个块存储数据，

使用DM总线传输，而另一个块存储

指令和数据，使用PM总线传输。使用

DM总线和PM总线以这种方式，与一个专用于每个

存储器块，确保单周期执行指令2的数据

接送。在这种情况下，该指令必须在可用的

缓存。单周期执行也保持时的所述一个

数据操作数传送到或从片外，通过

ADSP- 2106x的外部接口。

指令缓存

在ADSP- 2106x包括一个片上指令缓存

使三总线操作的取指令和两个

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

可以全速执行核心，循环操作，如

数字滤波器乘法累加和FFT蝶形处理。

数据地址发生器与硬件循环缓冲器

在ADSP- 2106x的两个数据地址产生器（ DAG）的imple-

换货循环数据缓冲区中的硬件。循环缓冲器允许

的延时线和其他数据结构高效的编程

在数字信号处理所需的，并且在通常用于

数字滤波器和傅里叶变换。的两个DAG的

ADSP - 2106x含有足够的寄存器允许创建

多达32个循环缓冲区（小学16寄存器组， 16个二级）。

使用DAG自动处理地址指针环绕，

减少开销，提高性能并简化

实施。循环缓冲区可以启动和停止在任何MEM-

ORY位置。

片上存储器和外设接口

在ADSP- 2106x的外部接口提供了处理器的接口

面对片外存储器和外设。 4 gigaword场外

芯片的地址空间中包含的ADSP- 2106x的统一

地址空间。独立的片上总线，用于PM地址，

PM数据， DM地址， DM数据，I / O地址和I / O

数据是在外部端口复用，以创建一个外部

用一个32位的地址总线和单个的48位系统总线

（或32位）的数据总线。

寻址的外部存储装置是由片上容易

的高位地址线，以产生存储体解码

选择信号。也为简化生成独立的控制线

plified解决了页面模式的DRAM 。在ADSP- 2106x

提供可编程存储器的等待状态和外部的MEM

ORY承认的控件以允许接口以DRAM和

与变量访问外设，保持和禁用时间

要求。

灵活的指令集

的48位指令字容纳各种

并行操作，简洁的编程。例如，该

ADSP- 2106x可以有条件地执行一个乘法，一个插件，一

减和分支，在一个单一的指令。

内存和I / O接口特性

在ADSP- 2106x处理器添加以下建筑

功能的SHARC系列处理器。

主处理器接口

在ADSP- 2106x的主机接口，可方便连接

标准微处理器总线， 16位和32位，与立即数

TLE额外的硬件需要。在异步传输

速度可达处理器的全时钟速率的支持。

主机接口是通过ADSP- 2106x的克斯特访问

最终端口，是内存映射到统一的地址空间。

可用于主机接口四个通道的DMA ;代码

和数据传输来实现具有低的软件

开销。

主处理器要求ADSP- 2106x的外部总线

主机总线请求（ HBR ），主机总线许可（ HBG ），并准备好

（ REDY ）信号。主机可以直接读取和写入接口

在ADSP- 2106x的相机内存，并且可以访问DMA

通道设置和邮箱寄存器。向量中断支持

提供主机命令的有效执行。

双端口的片上存储器

在ADSP - 21062 / ADSP- 21062L包含的导通2兆

片上SRAM ，以及ADSP- 21060 / ADSP- 21060L包含

4M位的片上SRAM 。内部存储器的组织结构

1M的两个相等大小的块位分别用于ADSP- 21062 /

ADSP- 21062L和2M的两个相等大小的块位为每

在ADSP - 21060 / ADSP- 21060L 。每个人都可以进行昼夜温差配置

代码和数据的存储同的组合。每个内存

块是双端口的单周期，由独立访问

核心处理器和I / O处理器或DMA控制器。该

双端口存储器和独立的片上总线允许两个数据

从芯传输，另一个从I / O ，所有在一个周期。

在ADSP- 21062 / ADSP- 21062L ，内存能配置

置的作为最大值的64k字的32位数据， 128K的话

16位数据， 40K的字的48位指令（或40位的数据），或

不同的词组合尺寸可达2兆。所有

该存储器可以被访问的16位， 32位，或48位的字。

牧师F

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