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a
摘要
高性能信号处理器用于通讯
系统蒸发散,图形和图像的应用
超级哈佛架构
四个独立总线的双数据取,
取指令和非侵入式I / O
32位IEEE浮点计算单元 -
乘法器, ALU和移位
双端口的片上SRAM和集成I / O
外设-A完整的系统级芯片
集成多处理功能
主要特点
40 MIPS , 25 ns指令速率,单周期指令
执行
120 MFLOPS峰值, 80 MFLOPS持续性能
双数据地址发生器进行模和位
反转寻址
高效的程序序列与零开销
循环:单周期环路设置
ADSP- 2106x SHARC
DSP单片机系列
ADSP-21062/ADSP-21062L
JTAG IEEE 1149.1标准测试访问端口和
片上仿真
240引脚耐热增强型MQFP包
225球塑料球栅阵列( PBGA )
32位单精度和40位扩展精度
IEEE浮点数据格式或32位固定
点数据格式
并行计算
单周期乘法和ALU运算的并行
双通道内存读/写,并取指令
乘用加减法的FFT加速
蝶形运算
2 Mbit的片上SRAM
双端口供核处理器独立访问
和DMA
片外存储器接口
4 Gigawords寻址
可编程等待状态产生,页面模式
DRAM支持
双端口SRAM
块0
1座
核心处理器
定时器
指令
缓存
32× 48位
ADDR
两个独立
双端口功能块
处理器端口
数据
ADDR
数据
JTAG
TEST &
仿真
7
I / O端口
数据
数据
ADDR
ADDR
DAG1
8 x 4 x 32
DAG2
8 x 4 x 24
节目
SEQUENCER
24
32
IOD
48
IOA
17
PM地址总线
DM地址总线
PORT
地址总线
MUX
接口
32
PM数据总线48
公共汽车
CONNECT
( PX )
DM数据总线40/32
数据总线
MUX
主机端口
48
数据
注册
网络文件
倍增器
16× 40位
IOP
注册
(
存储器映射)
ALU
控制,
状态&
数据缓冲区
DMA
调节器
串口
(2)
链路端口
(6)
4
6
6
36
I / O处理器
图1. ADSP - 21062 / ADSP- 21062L框图
SHARC是ADI公司的注册商标。
版本C
信息ADI公司提供的被认为是准确和
可靠的。但是,没有责任承担由Analog Devices其
使用,也不对第三方专利或其他权利的任何侵犯
这可能是由于它的使用。没有获发牌照以暗示或
否则,在ADI公司的任何专利或专利权。
一个技术的方式, P.O. 9106箱,诺伍德,MA 02062-9106 , U.S.A.
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万维网网站: http://www.analog.com
传真: 781 / 326-8703
ADI公司, 2000
ADSP-21062/ADSP-21062L
DMA控制器
10 DMA通道之间的ADSP- 21062转账
内部存储器和外部存储器,外部
外围设备,主机处理器,串行端口,或链接
端口
背景DMA传输频率为40 MHz ,并联
全速处理器执行
主处理器接口为16位和32位微处理器
主机可直接读/写ADSP- 21062内部
内存
无缝连接的可扩展DSP多重
架构
分布式片上总线仲裁的并行总线
最多可连接六个ADSP- 21062s加主机
六大干线港口的点至点连接和阵列
240兆字节/ s的传输速率在并行总线
240兆字节/秒的传输速度超过干线港口
串口
两个40 Mbit / s的同步串行端口与COM-
panding硬件
独立的发送和接收功能
目录
概述。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
ADSP - 21000系列核心架构。 。 。 。 。 。 。 4
ADSP - 21062 / ADSP- 21062L特点。 。 。 。 。 。 。 。 。 。 。 。 。 。 4
开发工具。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 7
引脚功能描述。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 8
目标板连接器用于EZ -ICE
探头。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 11
推荐工作条件。 。 。 。 。 。 13
电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 13
时序规范。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 17
存储器读总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 20
存储器写总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 21
同步读/写总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 22
同步读/写总线从。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 24
多总线请求和主机总线请求。 。 。 。 。 26
异步读/写主机到ADSP- 21062 。 。 。 。 。 。 28
三态时序- Bus主站,从公交车,
HBR , SBTS
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
DMA握手。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 31
连接端口: 1
×
CLK速度运行。 。 。 。 。 。 。 。 。 。 。 。 。 。 33
链路端口: 2
×
CLK速度运行。 。 。 。 。 。 。 。 。 。 。 。 。 。 34
串行端口。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 36
JTAG测试访问端口和仿真。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 39
输出驱动电流。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 40
功耗。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 40
测试条件。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 40
环境条件。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 43
225球塑料球栅阵列( PBGA )
包装说明。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 44
225球塑料球栅阵列( PBGA )
封装引脚。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 45
包装尺寸,
225引脚PBGA
. . . . . . . . . . . 46
240 - LEAD公制MQFP引脚配置。 。 47
包装尺寸, 240引脚公制MQFP 。 。 。 48
订购指南。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 48
科幻居雷什
图1. ADSP - 21062 / ADSP- 21062L框图。 。 。 。 1
图2. ADSP - 21062系统。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 4
图3.共享内存多处理器系统。 。 。 。 。 。 。 。 6
图4. ADSP - 21062 / ADSP- 21062L内存映射。 。 。 。 。 7
图5.目标板连接器ADSP- 2106x
EZ -ICE仿真器(跳线的地方) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 11
图6为多个JTAG扫描路径连接
ADSP - 2106x系统。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 11
EZ -ICE是ADI公司的注册商标。
图7. JTAG Clocktree的多ADSP- 2106x
系统。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 12
图8.时钟输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 18
图9.复位。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 18
图10.中断。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 18
图11.定时器。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 19
图12.标志。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 19
图13.存储器读总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 20
图14.存储器写总线主控。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 21
图15.同步读/写总线主控。 。 。 。 。 。 。 23
图16.同步读/写总线从。 。 。 。 。 。 。 。 。 25
图17.多处理器总线请求和主机总线
请求。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 27
图18A 。同步REDY时机。 。 。 。 。 。 。 。 。 。 。 。 。 。 28
图18B 。异步读/写主机到
ADSP- 21062 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 29
图19A 。三态时序(总线转换周期,
SBTS
断言) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。三十
图19B 。三态时序(主机转换周期) 。 。三十
图20. DMA握手时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 32
图21.链路端口。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 35
图22.串行端口。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 37
图23.外部迟后帧同步。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 38
图24. IEEE 11499.1 JTAG测试访问端口。 。 。 。 。 。 。 39
图25.输出使能/禁用。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 41
交流测量图26.等效设备加载
(包括所有的灯具) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 41
图27.参考电压电平测量交流
(除输出启用/禁用) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 41
图28. ADSP- 21062的典型驱动电流
(V
DD
= 5 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
图29.典型输出上升时间( 10 % -90 %V
DD
)
与负载电容(V
DD
= 5 V) . . . . . . . . . . . . . . . . . . 42
图30.典型输出上升时间( 0.8 V- 2.0 V)与负载
电容( V
DD
= 5 V) . . . . . . . . . . . . . . . . . . . . . . . . . 42
图31.典型的输出延迟或保持与负载电容
(在最大外壳温度)(V
DD
= 5 V) . . . . . . . . 42
图32. ADSP- 21062的典型驱动电流
(V
DD
= 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
图33.典型输出上升时间( 10 % -90 %V
DD
)
与负载电容(V
DD
= 3.3 V) . . . . . . . . . . . . . . . . 42
图34.典型输出上升时间( 0.8 V- 2.0 V)与负载
电容( V
DD
= 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . 43
图35.典型的输出延迟或保持与负载电容
(在最大外壳温度)(V
DD
= 3.3 V) . . . . . . . 43
–2–
版本C
ADSP-21062/ADSP-21062L
S
一般注意事项
包括2兆比特SRAM存储器( 4兆的ADSP- 21060 ) ,
主处理器接口,DMA控制器,串行端口和
连接端口和并行总线连接的无缝DSP
多。
图1显示了在ADSP- 21062的框图,示出了
下面的建筑特色:
运算单元( ALU,乘法器和移位器)配有一个
数据地址发生器( DAG1 , DAG2 )
程序定序器与指令Cache
间隔定时器
片上SRAM
外部端口用于连接片外存储器和
外设
主机端口和多处理器接口
DMA控制器
串行端口和连接端口
JTAG测试访问端口
图2示出了典型的单处理器系统。一个多
处理系统示于图3 。
表一, ADSP - 21062 / ADSP- 21062L基准( @ 40兆赫)
此数据表代表生产发布规范
在ADSP - 21062 ( 5 V)和ADSP- 21062L ( 3.3 V )处理器,
为33 MHz和40 MHz的速度等级。产品名
“ ADSP - 21062 ”用于整个数据表来表示
所有的设备,除非明确说明。
概述
在ADSP- 21062 SHARC -超级哈佛架构
计算机是一个信号微机处理,提供了新的
能力和性能水平。在ADSP- 21062
SHARC处理器是32位处理器的高性能优化
DSP应用。在ADSP - 21062建立在ADSP- 21000
DSP内核,以形成一个完整的系统级芯片,加入双
支持端口的片上SRAM和集成I / O外设
通过一个专用的I / O总线。
制作高速,低功耗的CMOS工艺中,
ADSP - 21062具有25 ns指令周期时间和工作
在40 MIPS 。其片上指令高速缓存,处理器
可在单个周期内执行每个指令。如表一所示
业绩基准的ADSP- 21062 。
在ADSP- 21062 SHARC代表英特的新标准
格雷申为信号的计算机,结合了高性能
浮点DSP内核集成的片上系统的特点
1024铂。复数FFT
( 4基数,用数字反向)
FIR滤波器(每点击)
IIR滤波器(每双二阶)
除( Y / X )
平方根的倒数( 1 / √x )
DMA传输速率
0.46毫秒
25纳秒
100纳秒
150纳秒
225纳秒
240兆字节/秒
18221次
1周
4个周期
6个周期
9次
版本C
–3–
ADSP-21062/ADSP-21062L
ADSP - 21000系列核心架构
指令缓存
在ADSP- 21062包含以下建筑特色
的ADSP- 21000系列核心。在ADSP- 21062处理器
都与ADSP- 21020代码和功能兼容。
独立,并行计算单位
算术/逻辑单元( ALU ) ,乘法器和移位器的所有per-
形成单周期指令。三个单元被布置在
平行,最大限度地提高计算吞吐量。多单
功能指令执行的并行ALU和乘法器操作
系统蒸发散。这些运算单元支持IEEE 32位单
精度浮点数,扩展精度40位浮点
点,和32位定点数据格式。
ADSP-2106x
控制
地址
1个钟
CLKIN
EBOOT
LBOOT
4
IRQ
2-0
3-0
TIMEXP
LxCLK
LxACK
LxDAT
3-0
TCLK0
RCLK0
TFS0
RSF0
DT0
DR0
TCLK1
RCLK1
TFS1
RFS1
DT1
DR1
RPBA
ID
2-0
RESET
血粉
CS
ADDR
BOOT
EPROM
(可选)
在ADSP- 21062包括一个片上指令缓存
使三总线操作的取指令和两个
数据值。缓存是有选择性的,只有他的指令
获取与PM总线的数据访问冲突被缓存。这
可以全速执行核心,循环操作,如
数字滤波器乘法累加和FFT蝶形处理。
数据地址发生器与硬件循环缓冲器
3
数据
ADDR
ADDR
31-0
数据
47-0
在ADSP- 21062的两个数据地址产生器( DAG)的imple-
换货循环数据缓冲区中的硬件。循环缓冲器允许
的延时线和其他数据结构高效的编程
在数字信号处理所需的,并且在通常用于
数字滤波器和傅里叶变换。的两个DAG的
ADSP - 21062包含足够的寄存器允许创建
多达32个循环缓冲区(小学16寄存器组, 16个二级) 。
使用DAG自动处理地址指针环绕,
减少开销,提高性能并简化
实施。循环缓冲区可以启动和停止在任何
存储器位置。
灵活的指令集
数据
链接
器件
(最多6个)
(可选)
RD
WR
确认
MS
3-0
页面
SBTS
SW
ADRCLK
DMAR1-2
DMAG1-2
CS
HBR
HBG
REDY
BR
1-6
注册会计师
JTAG
7
内存
OE
外设
(可选)
WE
数据
确认
CS
DMA设备
(可选)
数据
48位指令字容纳了各种并行
操作,简洁的编程。例如, ADSP-
21062可以有条件地执行一个乘法,一个加,减法
和一个分支,在一个单一的指令。
ADSP - 21062 / ADSP- 21062L特点
串行
设备
(可选)
充实的ADSP- 21000系列核心, ADSP- 21062
增加了以下建筑特色:
主持人
处理器
接口
(可选)
ADDR
数据
串行
设备
(可选)
双端口的片上存储器
图2. ADSP- 21062系统
数据寄存器文件
在ADSP- 21062包含片上SRAM 2兆比特,
组织为两个块中的每个1兆比特,其以被配置
置的用于代码和数据的存储不同的组合。每
存储器块是双端口用于单周期的,独立的AC-
由核心处理器流程和I / O处理器或DMA控制 -
LER 。双端口存储器和独立的片上总线允许
从核心的两个数据传输,一个来自I / O,在一个单一的
周期。
在ADSP - 21062 ,存储器可以被配置为一个最强
的64K字的32位数据, 16位数据字128K妈妈,
40K字的48位指令(或40位的数据) ,或组合
不同的字系统蒸发散尺寸可达2兆。所有的
存储器可以被访问的16位, 32位或48位的字。
一个16位浮点存储格式的支持,这样就把
tively加倍可存储芯片上的数据量。
32位浮点和16位之间转换浮点
点格式是在一个单一的指令完成。
而每个存储块可以存储的代码的组合和
数据访问是最有效的,当一个块存储数据,
使用DM总线传输,而另一个块存储
指令和数据,使用PM总线传输。使用
DM总线和PM总线以这种方式,与一个专用于每个
存储器块,确保单周期执行指令2的数据
接送。在这种情况下,该指令必须在可用的
缓存。单周期执行也保持时的所述一个
数据操作数传送到或从片外,通过ADSP-
21062的外部端口。
通用数据寄存器文件用于传输数据
计算单元和数据总线之间,并用于
存储中间结果。这10口, 32个寄存器(16革命制度党
玛丽, 16个二级)注册文件,结合ADSP-
21000的哈佛结构,允许无约束的数据流
计算单元和内存之间的。
指令和两个操作数的单周期取
在ADSP- 21062功能在增强的哈佛结构
该数据存储器(DM)的总线传输的数据和亲
克存储器(PM)的总线传输指令和数据
(参见图1) 。凭借其独立的程序和数据存储器
总线和片上高速缓存的指令,处理器可以simulta-
neously取两个操作数和指令(从缓存) ,
所有在单个周期。
–4–
版本C
ADSP-21062/ADSP-21062L
片外存储器和外设接口
在ADSP- 21062的外部端口提供了处理器的接口
面对片外存储器和外设。 4 gigaword场外
芯片的地址空间中包含的ADSP- 21062的统一
地址空间。独立的片上总线,用于PM地址,
PM数据, DM地址, DM数据, I / O地址和I / O
数据是在外部端口复用,以创建一个外部
用一个32位的地址总线和单个的48位系统总线
(或32位)的数据总线。
寻址的外部存储装置是由片上容易
的高位地址线,以产生存储体解码
选择信号。也为简化生成独立的控制线
plified解决了页面模式的DRAM 。在ADSP- 21062
提供可编程存储器的等待状态和外部
内存承认管制,允许接口以DRAM
与变量访问外设,保持和禁用时间
要求。
主处理器接口
包括DMA传输完成时产生中断
和DMA链接自动链接的DMA传输。
串口
在ADSP- 21062具有两个同步串行端口
提供一种廉价的界面到各种各样的数字和
混合信号的外围设备。串行端口可以工作
全时钟速率的处理器的,为每个与一个最强
40 Mbit / s的妈妈的数据速率。独立的发送和接收
函数提供了串行通信更大的灵活性。
串口的数据可以自动传送到距离
芯片通过DMA内存。每个串口提供TDM
多通道模式。
串行端口可以与小端或大端操作
传输格式,与字长3位可选
32位。他们提供可选择的同步和传输
模式以及可选的
μ律
或A - law压扩。串行
端口的时钟和帧同步信号可以是内部或外部
产生的。
在ADSP- 21062的主机接口,可方便连接
标准微处理器总线, 16位和32位,以
很少的附加硬件。在异步传输
速度可达处理器的全时钟速率的支持。
主机接口是通过ADSP- 21062的克斯特访问
最终端口,是内存映射到统一的地址空间。
可用于主机接口四个通道的DMA ;代码
和数据传输来实现具有低软件开销。
主处理器要求ADSP- 21062的外部总线
与主机总线请求(HBR ),主机总线授权( HBG ) ,并
准备就绪( REDY )信号。主机可以直接读取和写入
在ADSP- 21062的内部存储器,并且可以访问的DMA
通道设置和邮箱寄存器。向量中断支持
提供主机命令的有效执行。
DMA控制器
在ADSP- 21062提供量身定制到多强大的功能
处理器DSP系统。统一的地址空间(见
图4),允许直接处理器间的每一个访问ADSP-
21062的内部存储器。分布式总线仲裁逻辑
包含在芯片上的系统操作简单,无缝连接
含有至多6 ADSP- 21062s和一个主处理器。主
处理器切换招致额外开销的一个周期。公共汽车
仲裁可选择为固定或旋转的优先级。总线锁定
允许不可分割
读 - 修改 - 写
序列信号量。一
向量中断提供了一种用于处理器间的命令。马克西 -
用于处理器之间数据传输的妈妈吞吐量为240兆字节/秒
在链路上的端口或外部端口。
广播写道:
让simulta-
neous发送数据到所有的ADSP- 21062s ,可用于
实现反射信号量。
链路端口
在ADSP- 21062的片上DMA控制器允许零
开销数据传输,无需处理器干预。该
DMA控制器独立运行无形的
处理器内核,允许DMA操作的发生,而
芯被同时执行其程序指令。
DMA传输可以发生之间的ADSP- 21062的内部
存储器和任一外部存储器,外围设备或一个
主处理器。 DMA传输也可以的发生
ADSP- 21062的内部存储器和串行端口或链路
端口。外部存储器和外部之间的DMA传输
外围设备是另一种选择。外部总线填塞
16位,32位或48位的字是在DMA传输完成。
可在ADSP- 21062 - 2个10通道的DMA
经由链路端口,4个通过串行端口和4经由
处理器的外部端口(适用于主处理器,其他
ADSP- 21062s ,内存或I / O传输) 。另外四个
链接端口DMA通道与串口1和共享
外部端口。程序可以被下载到ADSP-
21062采用DMA传输。异步芯片外peripher-
ALS可以使用DMA请求控制两个DMA通道/
格兰特线( DMAR1-2 ,
DMAG1-2
) 。其他的DMA功能
在ADSP- 21062功能可提供额外6个4位链路端口
tional I / O能力。该链路端口的时钟频率每两次
周期内每一个允许每个周期传送8位数据。链接
I / O端口是用于点至点处理器间特别有用
在多处理器系统进行通讯。
链路端口可以独立地和同时操作,
具有最大吞吐量240兆字节/秒的数据。连接端口
数据被打包成32位或48位的字,并可以直接读
由核心处理器或DMA传送到片上存储器。
每个链路端口具有其自己的双缓冲的输入和输出
寄存器。时钟/应答握手用于控制连接端口
接送。接送可编程为发送或
领取。
引导程序
在ADSP- 21062的内部存储器可在引导
系统上电时,从任一个8位的EPROM中,主机proces-
SOR ,或通过链接的港口之一。选择开机
源是由控制
血粉
(引导存储器选择)
EBOOT ( EPROM引导) ,以及LBOOT (连接/主机引导)引脚。
32位和16位主处理器可用于引导。
版本C
–5–
SHARC处理器
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
摘要
用于通信的高性能信号处理器,
图形和成像应用
超级哈佛架构
4个独立的总线,用于双数据取,取指令,
和非侵入式I / O
32位IEEE浮点计算单元,乘法器,
ALU和移位器
双端口片上SRAM和集成I / O外设-A
完整的系统级芯片
集成多处理功能
240引线耐热增强型封装MQFP_PQ4 , 225球
塑胶球栅阵列( PBGA ),240引线密封CQFP
符合RoHS兼容封装
主要特点处理器内核
40 MIPS , 25 ns指令速率,单周期指令
执行
120 MFLOPS峰值, 80 MFLOPS持续性能
双数据地址发生器用模和位反转
寻址)
高效的程序序列具有零开销循环:
单周期循环的设置
JTAG IEEE 1149.1标准测试访问端口和片
仿真
32位单精度和40位扩展精度IEEE
浮点数据的格式或32位定点数据
格式
核心处理器
指令
缓存
32 48位
双端口SRAM
B LOCK 0
两个独立
双端口功能块
JTAG
1座
试验
仿真
7
定时器
8
DAG1
4 32
8
DAG2
4 24
处理器端口
I / O端口
ADDR
数据
ADDR
数据
数据
ADDR
ADDR
数据
节目
SEQUENCER
24
32
IOD
48
IOA
17
PORT
32
PM地址总线
DM地址总线
地址总线
MUX
接口
PM数据总线
公共汽车
CONNECT
( PX )
DM数据总线
48
40/32
数据总线
MUX
48
S
数据
注册
网络文件
MULT
16
40-BIT
ALU
IOP
注册
(内存
映射)
控制,
状态和
数据缓冲区
DMA
调节器
串口
(2)
链路端口
(6)
主机端口
4
6
6
36
I / O处理器
图1.功能框图
SHARC和SHARC徽标是ADI公司的商标。
牧师F
信息ADI公司提供的被认为是准确和可靠。
但是,没有责任承担由Analog Devices供其使用,也不对任何
侵犯第三方专利或其他权利,可能导致其使用的。
规格如有变更,恕不另行通知。没有获发牌照以暗示
或者以其他方式在ADI公司的任何专利或专利权。商标
注册商标均为其各自所有者的财产。
一个技术的方式, P.O. 9106箱,诺伍德,MA 02062-9106 U.S.A.
联系电话: 781.329.4700
www.analog.com
传真: 781.461.3113
2008
ADI公司保留所有权利。
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
处理器的功能(续)
该处理器系列提供了多种功能。对于一个COM
整个家庭成员的型坯,见
表1中。
主处理器接口为16位和32位
微处理器
主机可以直接读/写ADSP- 2106x内部存储器
和IOP寄存器
并行计算
单周期乘法和ALU运算的并行
双通道内存读/写,并取指令
乘用加法和减法加速FFT蝶形
计算
无缝连接的可扩展DSP多重
架构
分布式片上总线仲裁的并行总线连接
多达六个的ADSP- 2106xs加主机
6
对于点对点的连接和数组链接端口
通过并行总线240 Mbps的传输速率
在链路端口240 Mbps的传输速率
高达4M位片上SRAM
双端口供核处理器和独立访问
DMA
片外存储器接口
4 Gigawords寻址
可编程等待状态的产生,页面模式的DRAM
支持
串口
与扩2个40 Mbps的同步串行端口
五金
独立的发送和接收功能
DMA控制器
10 DMA通道之间的传输ADSP- 2106x内部
存储器和外部存储器,外围设备,主机
处理器,串行端口或链路端口
背景DMA传输在高达40MHz的,平行
全速处理器执行
表1. ADSP- 2106x SHARC处理器系列产品特点
特征
SRAM
操作
电压
指令
ADSP-21060
4M位
5V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21062
2M位
5V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21060L
4M位
3.3 V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21062L
2M位
3.3 V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21060C
4M位
5V
33兆赫
40 MHZ
CQFP
ADSP-21060LC
4M位
3.3 V
33兆赫
40 MHZ
CQFP
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ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
目录
摘要................................................. .............. 1
主要特点处理器内核.................................... 1
处理器特性(续) ................................. 2
并行计算.............................................. 2
高达4M位片上SRAM ..................................... 2
片外存储器接口..................................... 2
DMA控制器................................................ ...... 2
主处理器接口为16位和32位微处理器2
多................................................. ...... 2
串行端口................................................ ............. 2
目录................................................. ............... 3
修订历史................................................ ...... 3
概述................................................ 4
SHARC系列核心架构............................ 4
内存和I / O接口功能........................... 5
开发工具............................................... 8
评估套件................................................ ...... 9
设计一个仿真器兼容的DSP板(目标) 9
附加信息.......................................... 9
引脚功能描述........................................ 10
目标板连接器EZ -ICE探头................ 13
ADSP - 21060 / ADSP- 21062规格..................... 15
工作条件( 5 V ) ................................... 15
电气特性( 5 V ) ................................ 15
内部功耗( 5V) ............................. 16
外部功耗( 5V) ............................ 17
ADSP - 21060L / ADSP- 21062L规格................. 18
工作条件( 3.3 V ) ................................. 18
电气特性( 3.3 V ) ............................. 18
内部功耗( 3.3 V ) .......................... 19
外部功耗( 3.3 V ) .......................... 20
绝对最大额定值................................... 20
ESD注意事项................................................ ...... 21
封装标识信息................................ 21
时序规格........................................... 21
测试条件................................................ .. 47
环境条件.................................... 50
225引脚PBGA球配置............................ 51
240引脚MQFP_PQ4 / CQFP引脚配置........... 53
外形尺寸................................................ 55
表面贴装设计.......................................... 60
订购指南................................................ ..... 61
修订历史
3月8日 - 修订版。 E至版本F
修订后的绝对最大额定值............................
20
校正后的模型软件包描述。
请参阅订购指南............................................... ...
61
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ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
概述
在ADSP- 2106x SHARC
- 超级哈佛架构的COM
计算机,是一个32位的信号处理微机的提议
高水平的DSP性能。在ADSP- 2106x建立在
ADSP- 21000 DSP内核,以形成一个完整的系统级芯片,
增加一个双端口片上SRAM和集成I / O外设
数常量由一个专用的I / O总线的支持。
制作高速,低功耗的CMOS工艺中,
ADSP - 2106x具有25 ns指令周期时间和工作在
40 MIPS 。其片上指令高速缓存,处理器可以
在一个周期内执行每一条指令。
表2
显示perfor-
曼斯基准的ADSP- 2106x 。
在ADSP- 2106x SHARC代表的集成的新标准
重刑信号的电脑,结合了高性能
浮点DSP内核集成的片上系统为特色的
Tures的包括高达4M位的SRAM存储器(见
表1) ,
a
主处理器接口,DMA控制器,串行端口和链路
端口,和并行总线连接为无缝的DSP
多。
表2基准(40 MHz)的
基准算法
1024点复数FFT(基数4 ,与
逆转)
FIR滤波器(每点击)
IIR滤波器(每双二阶)
除( Y / X )
平方根的倒数
DMA传输速率
速度
0.46
Ps
25纳秒
100纳秒
150纳秒
225纳秒
240兆字节/秒
周期
18,221
1
4
6
9
串行端口和链路端口
JTAG测试访问端口
ADSP-2106x
1
时钟
CLKIN
EBOOT
3
4
LBOOT
IRQ2–0
FLAG3–0
TIMEXP
链接
器件
( 6 MAX)
(可选)
LxCLK
LxACK
LxDAT3–0
TCLK0
RCLK0
TFS0
RSF0
DT0
DR0
TCLK1
RCLK1
TFS1
RSF1
DT1
DR1
RPBA
ID2–0
RESET
ADDR31–0
DATA47–0
RD
WR
确认
MS3–0
控制
数据
血粉
CS
ADDR
数据
ADDR
BOOT
EPROM
(可选)
数据MEMORY-
映射
OE
器件
WE
(可选)
确认
CS
地址
页面
SBTS
ADRCLK
DMAR1–2
DMAG1–2
CS
HBR
HBG
REDY
BR1–6
PA
JTAG
6
串行
设备
(可选)
DMA设备
(可选)
数据
串行
设备
(可选)
主持人
处理器
接口
(可选)
ADDR
数据
图2. ADSP- 2106x系统示例配置
SHARC系列核心架构
在ADSP- 2106x SHARC继续在业界领先的标
集成的DSP dards ,结合高性能
32位DSP内核集成的片上系统功能。
的框图
第1页
说明了以下architec-
王兴仁特点:
运算单元(ALU,乘法器和移位器)配有一个
数据地址发生器( DAG1 , DAG2 )
程序定序器与指令缓存
PM和DM总线支持4个32位数据的能力
在每一个核心的亲内存和核心之间传输
处理器周期
间隔定时器
片上SRAM
外部端口,用于连接到片外存储器和
外设
主机端口和多处理器接口
· DMA控制器
在ADSP- 2106x包括以下建筑特色
的ADSP- 21000系列核心。在ADSP- 2106x处理器
都与ADSP- 21020代码和功能兼容。
独立,并行计算单位
算术/逻辑单元( ALU ) ,乘法器和移位器的所有per-
形成单周期指令。三个单元被布置在
平行,最大限度地提高计算吞吐量。多单
功能指令执行的并行ALU和乘法器能操作
ations 。这些运算单元支持IEEE 32位单
精度浮点数,扩展精度40位浮点
点,和32位定点数据格式。
数据寄存器文件
通用数据寄存器文件用于传输数据
计算单元和数据总线之间,并用于stor-
荷兰国际集团的中间结果。这10口, 32个寄存器(16小学,
16中学)寄存器文件,结合ADSP- 21000
哈佛架构,允许约束之间的数据流
计算单元和内部存储器。
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2008年3月
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
指令和两个操作数的单周期取
在ADSP- 2106x在功能增强的哈佛结构
该数据存储器(DM)的总线传输的数据和亲
克存储器(PM)的总线传输指令和数据
(见
图1第1页) 。
凭借其独立的程序和数据
存储器总线和片上高速缓存的指令,处理器可以
同时取两个操作数和指令(从
高速缓冲存储器),所有的在一个周期。
在ADSP- 21060 / ADSP- 21060L ,内存能配置
置的作为最大值的128K的字的32位的数据, 256k的话
16位数据, 80k的字的48位指令(或40位的数据) ,或
不同的词组合尺寸可达4兆比特。所有
该存储器可以被访问的16位, 32位或48位的字。
一个16位浮点存储格式的支持,这样就把
tively加倍可存储芯片上的数据量。
32位浮点和16位之间的转换悬空
荷兰国际集团分格式是在一个单指令完成的。
而每个存储块可以存储的代码的组合和
数据访问是最有效的,当一个块存储数据,
使用DM总线传输,而另一个块存储
指令和数据,使用PM总线传输。使用
DM总线和PM总线以这种方式,与一个专用于每个
存储器块,确保单周期执行指令2的数据
接送。在这种情况下,该指令必须在可用的
缓存。单周期执行也保持时的所述一个
数据操作数传送到或从片外,通过
ADSP- 2106x的外部接口。
指令缓存
在ADSP- 2106x包括一个片上指令缓存
使三总线操作的取指令和两个
数据值。缓存是有选择性的,只有他的指令
获取与PM总线的数据访问冲突被缓存。这
可以全速执行核心,循环操作,如
数字滤波器乘法累加和FFT蝶形处理。
数据地址发生器与硬件循环缓冲器
在ADSP- 2106x的两个数据地址产生器( DAG)的imple-
换货循环数据缓冲区中的硬件。循环缓冲器允许
的延时线和其他数据结构高效的编程
在数字信号处理所需的,并且在通常用于
数字滤波器和傅里叶变换。的两个DAG的
ADSP - 2106x含有足够的寄存器允许创建
多达32个循环缓冲区(小学16寄存器组, 16个二级) 。
使用DAG自动处理地址指针环绕,
减少开销,提高性能并简化
实施。循环缓冲区可以启动和停止在任何MEM-
ORY位置。
片上存储器和外设接口
在ADSP- 2106x的外部接口提供了处理器的接口
面对片外存储器和外设。 4 gigaword场外
芯片的地址空间中包含的ADSP- 2106x的统一
地址空间。独立的片上总线,用于PM地址,
PM数据, DM地址, DM数据,I / O地址和I / O
数据是在外部端口复用,以创建一个外部
用一个32位的地址总线和单个的48位系统总线
(或32位)的数据总线。
寻址的外部存储装置是由片上容易
的高位地址线,以产生存储体解码
选择信号。也为简化生成独立的控制线
plified解决了页面模式的DRAM 。在ADSP- 2106x
提供可编程存储器的等待状态和外部的MEM
ORY承认的控件以允许接口以DRAM和
与变量访问外设,保持和禁用时间
要求。
灵活的指令集
的48位指令字容纳各种
并行操作,简洁的编程。例如,该
ADSP- 2106x可以有条件地执行一个乘法,一个插件,一
减和分支,在一个单一的指令。
内存和I / O接口特性
在ADSP- 2106x处理器添加以下建筑
功能的SHARC系列处理器。
主处理器接口
在ADSP- 2106x的主机接口,可方便连接
标准微处理器总线, 16位和32位,与立即数
TLE额外的硬件需要。在异步传输
速度可达处理器的全时钟速率的支持。
主机接口是通过ADSP- 2106x的克斯特访问
最终端口,是内存映射到统一的地址空间。
可用于主机接口四个通道的DMA ;代码
和数据传输来实现具有低的软件
开销。
主处理器要求ADSP- 2106x的外部总线
主机总线请求( HBR ) ,主机总线许可( HBG ) ,并准备好
( REDY )信号。主机可以直接读取和写入接口
在ADSP- 2106x的相机内存,并且可以访问DMA
通道设置和邮箱寄存器。向量中断支持
提供主机命令的有效执行。
双端口的片上存储器
在ADSP - 21062 / ADSP- 21062L包含的导通2兆
片上SRAM ,以及ADSP- 21060 / ADSP- 21060L包含
4M位的片上SRAM 。内部存储器的组织结构
1M的两个相等大小的块位分别用于ADSP- 21062 /
ADSP- 21062L和2M的两个相等大小的块位为每
在ADSP - 21060 / ADSP- 21060L 。每个人都可以进行昼夜温差配置
代码和数据的存储同的组合。每个内存
块是双端口的单周期,由独立访问
核心处理器和I / O处理器或DMA控制器。该
双端口存储器和独立的片上总线允许两个数据
从芯传输,另一个从I / O ,所有在一个周期。
在ADSP- 21062 / ADSP- 21062L ,内存能配置
置的作为最大值的64k字的32位数据, 128K的话
16位数据, 40K的字的48位指令(或40位的数据) ,或
不同的词组合尺寸可达2兆。所有
该存储器可以被访问的16位, 32位,或48位的字。
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SHARC处理器
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
摘要
用于通信的高性能信号处理器,
图形和成像应用
超级哈佛架构
4个独立的总线,用于双数据取,取指令,
和非侵入式I / O
32位IEEE浮点计算单元,乘法器,
ALU和移位器
双端口片上SRAM和集成I / O外设-A
完整的系统级芯片
集成多处理功能
240引线耐热增强型封装MQFP_PQ4 , 225球
塑胶球栅阵列( PBGA ),240引线密封CQFP
符合RoHS兼容封装
主要特点处理器内核
40 MIPS , 25 ns指令速率,单周期指令
执行
120 MFLOPS峰值, 80 MFLOPS持续性能
双数据地址发生器用模和位反转
寻址)
高效的程序序列具有零开销循环:
单周期循环的设置
JTAG IEEE 1149.1标准测试访问端口和片
仿真
32位单精度和40位扩展精度IEEE
浮点数据的格式或32位定点数据
格式
核心处理器
指令
缓存
32 48位
双端口SRAM
B LOCK 0
两个独立
双端口功能块
JTAG
1座
试验
仿真
7
定时器
8
DAG1
4 32
8
DAG2
4 24
处理器端口
I / O端口
ADDR
数据
ADDR
数据
数据
ADDR
ADDR
数据
节目
SEQUENCER
24
32
IOD
48
IOA
17
PORT
32
PM地址总线
DM地址总线
地址总线
MUX
接口
PM数据总线
公共汽车
CONNECT
( PX )
DM数据总线
48
40/32
数据总线
MUX
48
S
数据
注册
网络文件
MULT
16
40-BIT
ALU
IOP
注册
(内存
映射)
控制,
状态和
数据缓冲区
DMA
调节器
串口
(2)
链路端口
(6)
主机端口
4
6
6
36
I / O处理器
图1.功能框图
SHARC和SHARC徽标是ADI公司的商标。
牧师
文档反馈
信息ADI公司提供的被认为是准确和可靠。
但是,没有责任承担由Analog Devices供其使用,也不对任何
侵犯第三方专利或其他权利,可能导致其使用的。
规格如有变更,恕不另行通知。没有获发牌照以暗示
或者以其他方式在ADI公司的任何专利或专利权。商标
注册商标均为其各自所有者的财产。
一个技术的方式, P.O. 9106箱,诺伍德,MA 02062-9106 U.S.A.
联系电话: 781.329.4700
2013 ADI公司保留所有权利。
技术支援
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ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
并行计算
单周期乘法和ALU运算的并行
双通道内存读/写,并取指令
乘用加法和减法加速FFT蝶形
计算
主处理器接口为16位和32位
微处理器
主机可以直接读/写ADSP- 2106x内部存储器
和IOP寄存器
无缝连接的可扩展DSP多重
架构
分布式片上总线仲裁的并行总线连接
多达六个的ADSP- 2106xs加主机
六大干线港口的点至点连接和阵列
通过并行总线240 Mbps的传输速率
在链路端口240 Mbps的传输速率
高达4M位片上SRAM
双端口供核处理器和独立访问
DMA
片外存储器接口
4 Gigawords寻址
可编程等待状态的产生,页面模式的DRAM
支持
DMA控制器
10 DMA通道之间的传输ADSP- 2106x内部
存储器和外部存储器,外围设备,主机
处理器,串行端口或链路端口
背景DMA传输在高达40MHz的,平行
全速处理器执行
串口
与扩2个40 Mbps的同步串行端口
五金
独立的发送和接收功能
表1. ADSP- 2106x SHARC处理器系列产品特点
特征
SRAM
操作
电压
指令
ADSP-21060
4M位
5V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21062
2M位
5V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21060L
4M位
3.3 V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21062L
2M位
3.3 V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21060C
4M位
5V
33兆赫
40 MHZ
CQFP
ADSP-21060LC
4M位
3.3 V
33兆赫
40 MHZ
CQFP
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ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
目录
摘要................................................. .............. 1
概述................................................ 4
SHARC系列核心架构............................ 4
内存和I / O接口功能........................... 5
开发工具............................................... 8
附加信息.......................................... 9
相关信号链............................................ 9
引脚功能描述........................................ 10
目标板连接器EZ -ICE探头................ 13
ADSP - 21060 / ADSP- 21062规格..................... 15
工作条件( 5 V ) .................................... 15
电气特性( 5 V ) ................................ 15
内部功耗( 5V) ............................. 16
外部功耗( 5V) ............................. 17
ADSP - 21060L / ADSP- 21062L规格.................. 18
工作条件( 3.3 V ) ................................. 18
电气特性( 3.3 V ) ............................. 18
内部功耗( 3.3 V ) .......................... 19
外部功耗( 3.3 V ) .......................... 20
绝对最大额定值................................... 20
ESD注意事项................................................ ...... 21
封装标识信息................................ 21
时序规格........................................... 21
测试条件................................................ .. 48
环境条件.................................... 51
225引脚PBGA球配置.............................. 52
240引脚MQFP_PQ4 / CQFP引脚配置............ 54
外形尺寸................................................ 56
表面贴装设计.......................................... 61
订购指南................................................ ..... 62
修订历史
3月13日 - 修订版。 G以牧师
更新
开发工具....................................... 8
更正后的功耗公式
P
= P
EXT
+
(I
DDIN
2
5.0 V )到
P
= P
EXT
+ (I
DDIN
2
3.3 V)
外部功耗( 3.3 V ) ............................. 20
修订版H |
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ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
概述
在ADSP- 2106x SHARC
- 超级哈佛架构的COM
计算机,是一个32位的信号处理微机的提议
高水平的DSP性能。在ADSP- 2106x建立在
ADSP- 21000 DSP内核,以形成一个完整的系统级芯片,
增加一个双端口片上SRAM和集成I / O外设
数常量由一个专用的I / O总线的支持。
制作高速,低功耗的CMOS工艺中,
ADSP - 2106x具有25 ns指令周期时间和工作在
40 MIPS 。其片上指令高速缓存,处理器可以
在一个周期内执行每一条指令。
表2
显示perfor-
曼斯基准的ADSP- 2106x 。
在ADSP- 2106x SHARC代表的集成的新标准
重刑信号的电脑,结合了高性能
浮点DSP内核集成的片上系统为特色的
Tures的包括高达4M位的SRAM存储器(见
表1) ,
a
主处理器接口,DMA控制器,串行端口和链路
端口,和并行总线连接为无缝的DSP
多。
表2基准(40 MHz)的
基准算法
1024点复数FFT(基数4 ,与
逆转)
FIR滤波器(每点击)
IIR滤波器(每双二阶)
除( Y / X )
平方根的倒数
DMA传输速率
速度
0.46
s
25纳秒
100纳秒
150纳秒
225纳秒
240兆字节/秒
周期
18,221
1
4
6
9
串行端口和链路端口
JTAG测试访问端口
ADSP-2106x
1
时钟
CLKIN
EBOOT
3
4
LBOOT
IRQ2–0
FLAG3–0
TIMEXP
链接
器件
( 6 MAX)
(可选)
LxCLK
LxACK
LxDAT3–0
TCLK0
RCLK0
TFS0
RSF0
DT0
DR0
TCLK1
RCLK1
TFS1
RSF1
DT1
DR1
RPBA
ID2–0
RESET
ADDR31–0
DATA47–0
RD
WR
确认
MS3–0
控制
数据
血粉
CS
ADDR
数据
ADDR
BOOT
EPROM
(可选)
数据MEMORY-
映射
OE
器件
WE
(可选)
确认
CS
地址
页面
SBTS
ADRCLK
DMAR1–2
DMAG1–2
CS
HBR
HBG
REDY
BR1–6
PA
JTAG
6
串行
设备
(可选)
DMA设备
(可选)
数据
串行
设备
(可选)
主持人
处理器
接口
(可选)
ADDR
数据
图2. ADSP- 2106x系统示例配置
SHARC系列核心架构
在ADSP- 2106x SHARC继续在业界领先的标
集成的DSP dards ,结合高性能
32位DSP内核集成的片上系统功能。
的框图
第1页
说明了以下architec-
王兴仁特点:
运算单元(ALU,乘法器和移位器)配有一个
数据地址发生器( DAG1 , DAG2 )
程序定序器与指令缓存
PM和DM总线支持4个32位数据的能力
在每一个核心的亲内存和核心之间传输
处理器周期
间隔定时器
片上SRAM
外部端口,用于连接到片外存储器和
外设
主机端口和多处理器接口
· DMA控制器
在ADSP- 2106x包括以下建筑特色
的ADSP- 21000系列核心。
独立,并行计算单位
算术/逻辑单元( ALU ) ,乘法器和移位器的所有per-
形成单周期指令。三个单元被布置在
平行,最大限度地提高计算吞吐量。多单
功能指令执行的并行ALU和乘法器能操作
ations 。这些运算单元支持IEEE 32位单
精度浮点数,扩展精度40位浮点
点,和32位定点数据格式。
数据寄存器文件
通用数据寄存器文件用于传输数据
计算单元和数据总线之间,并用于stor-
荷兰国际集团的中间结果。这10口, 32个寄存器(16小学,
16中学)寄存器文件,结合ADSP- 21000
哈佛架构,允许约束之间的数据流
计算单元和内部存储器。
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2013年3月
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
指令和两个操作数的单周期取
在ADSP- 2106x在功能增强的哈佛结构
该数据存储器(DM)的总线传输的数据和亲
克存储器(PM)的总线传输指令和数据
(见
图1第1页) 。
凭借其独立的程序和数据
存储器总线和片上高速缓存的指令,处理器可以
同时取两个操作数和指令(从
高速缓冲存储器),所有的在一个周期。
在ADSP- 21060 / ADSP- 21060L ,内存能配置
置的作为最大值的128K的字的32位的数据, 256k的话
16位数据, 80k的字的48位指令(或40位的数据) ,或
不同的词组合尺寸可达4兆比特。所有
该存储器可以被访问的16位, 32位或48位的字。
一个16位浮点存储格式的支持,这样就把
tively加倍可存储芯片上的数据量。
32位浮点和16位之间的转换悬空
荷兰国际集团分格式是在一个单指令完成的。
而每个存储块可以存储的代码的组合和
数据访问是最有效的,当一个块存储数据,
使用DM总线传输,而另一个块存储
指令和数据,使用PM总线传输。使用
DM总线和PM总线以这种方式,与一个专用于每个
存储器块,确保单周期执行指令2的数据
接送。在这种情况下,该指令必须在可用的
缓存。单周期执行也保持时的所述一个
数据操作数传送到或从片外,通过
ADSP- 2106x的外部接口。
指令缓存
在ADSP- 2106x包括一个片上指令缓存
使三总线操作的取指令和两个
数据值。缓存是有选择性的,只有他的指令
获取与PM总线的数据访问冲突被缓存。这
可以全速执行核心,循环操作,如
数字滤波器乘法累加和FFT蝶形处理。
数据地址发生器与硬件循环缓冲器
在ADSP- 2106x的两个数据地址产生器( DAG)的imple-
换货循环数据缓冲区中的硬件。循环缓冲器允许
的延时线和其他数据结构高效的编程
在数字信号处理所需的,并且在通常用于
数字滤波器和傅里叶变换。的两个DAG的
ADSP - 2106x含有足够的寄存器允许创建
多达32个循环缓冲区(小学16寄存器组, 16个二级) 。
使用DAG自动处理地址指针环绕,
减少开销,提高性能并简化
实施。循环缓冲区可以启动和停止在任何MEM-
ORY位置。
片上存储器和外设接口
在ADSP- 2106x的外部接口提供了处理器的接口
面对片外存储器和外设。 4 gigaword场外
芯片的地址空间中包含的ADSP- 2106x的统一
地址空间。独立的片上总线,用于PM地址,
PM数据, DM地址, DM数据,I / O地址和I / O
数据是在外部端口复用,以创建一个外部
用一个32位的地址总线和单个的48位系统总线
(或32位)的数据总线。
寻址的外部存储装置是由片上容易
的高位地址线,以产生存储体解码
选择信号。也为简化生成独立的控制线
plified解决了页面模式的DRAM 。在ADSP- 2106x
提供可编程存储器的等待状态和外部的MEM
ORY承认的控件以允许接口以DRAM和
与变量访问外设,保持和禁用时间
要求。
灵活的指令集
的48位指令字容纳各种
并行操作,简洁的编程。例如,该
ADSP- 2106x可以有条件地执行一个乘法,一个插件,一
减和分支,在一个单一的指令。
内存和I / O接口特性
在ADSP- 2106x处理器添加以下建筑
功能的SHARC系列处理器。
主处理器接口
在ADSP- 2106x的主机接口,可方便连接
标准微处理器总线, 16位和32位,与立即数
TLE额外的硬件需要。在异步传输
速度可达处理器的全时钟速率的支持。
主机接口是通过ADSP- 2106x的克斯特访问
最终端口,是内存映射到统一的地址空间。
可用于主机接口四个通道的DMA ;代码
和数据传输来实现具有低的软件
开销。
主处理器要求ADSP- 2106x的外部总线
主机总线请求( HBR ) ,主机总线许可( HBG ) ,并准备好
( REDY )信号。主机可以直接读取和写入接口
在ADSP- 2106x的相机内存,并且可以访问DMA
通道设置和邮箱寄存器。向量中断支持
提供主机命令的有效执行。
双端口的片上存储器
在ADSP - 21062 / ADSP- 21062L包含的导通2兆
片上SRAM ,以及ADSP- 21060 / ADSP- 21060L包含
4M位的片上SRAM 。内部存储器的组织结构
1M的两个相等大小的块位分别用于ADSP- 21062 /
ADSP- 21062L和2M的两个相等大小的块位为每
在ADSP - 21060 / ADSP- 21060L 。每个人都可以进行昼夜温差配置
代码和数据的存储同的组合。每个内存
块是双端口的单周期,由独立访问
核心处理器和I / O处理器或DMA控制器。该
双端口存储器和独立的片上总线允许两个数据
从芯传输,另一个从I / O ,所有在一个周期。
在ADSP- 21062 / ADSP- 21062L ,内存能配置
置的作为最大值的64k字的32位数据, 128K的话
16位数据, 40K的字的48位指令(或40位的数据) ,或
不同的词组合尺寸可达2兆。所有
该存储器可以被访问的16位, 32位,或48位的字。
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2013年3月
SHARC处理器
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
摘要
用于通信的高性能信号处理器,
图形和成像应用
超级哈佛架构
4个独立的总线,用于双数据取,取指令,
和非侵入式I / O
32位IEEE浮点计算单元,乘法器,
ALU和移位器
双端口片上SRAM和集成I / O外设-A
完整的系统级芯片
集成多处理功能
240引线耐热增强型封装MQFP_PQ4 , 225球
塑胶球栅阵列( PBGA ),240引线密封CQFP
符合RoHS兼容封装
主要特点处理器内核
40 MIPS , 25 ns指令速率,单周期指令
执行
120 MFLOPS峰值, 80 MFLOPS持续性能
双数据地址发生器用模和位反转
寻址)
高效的程序序列具有零开销循环:
单周期循环的设置
JTAG IEEE 1149.1标准测试访问端口和片
仿真
32位单精度和40位扩展精度IEEE
浮点数据的格式或32位定点数据
格式
核心处理器
指令
缓存
32 48位
双端口SRAM
B LOCK 0
两个独立
双端口功能块
JTAG
1座
试验
仿真
7
定时器
8
DAG1
4 32
8
DAG2
4 24
处理器端口
I / O端口
ADDR
数据
ADDR
数据
数据
ADDR
ADDR
数据
节目
SEQUENCER
24
32
IOD
48
IOA
17
PORT
32
PM地址总线
DM地址总线
地址总线
MUX
接口
PM数据总线
公共汽车
CONNECT
( PX )
DM数据总线
48
40/32
数据总线
MUX
48
S
数据
注册
网络文件
MULT
16
40-BIT
ALU
IOP
注册
(内存
映射)
控制,
状态和
数据缓冲区
DMA
调节器
串口
(2)
链路端口
(6)
主机端口
4
6
6
36
I / O处理器
图1.功能框图
SHARC和SHARC徽标是ADI公司的商标。
牧师F
信息ADI公司提供的被认为是准确和可靠。
但是,没有责任承担由Analog Devices供其使用,也不对任何
侵犯第三方专利或其他权利,可能导致其使用的。
规格如有变更,恕不另行通知。没有获发牌照以暗示
或者以其他方式在ADI公司的任何专利或专利权。商标
注册商标均为其各自所有者的财产。
一个技术的方式, P.O. 9106箱,诺伍德,MA 02062-9106 U.S.A.
联系电话: 781.329.4700
www.analog.com
传真: 781.461.3113
2008
ADI公司保留所有权利。
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
处理器的功能(续)
该处理器系列提供了多种功能。对于一个COM
整个家庭成员的型坯,见
表1中。
主处理器接口为16位和32位
微处理器
主机可以直接读/写ADSP- 2106x内部存储器
和IOP寄存器
并行计算
单周期乘法和ALU运算的并行
双通道内存读/写,并取指令
乘用加法和减法加速FFT蝶形
计算
无缝连接的可扩展DSP多重
架构
分布式片上总线仲裁的并行总线连接
多达六个的ADSP- 2106xs加主机
6
对于点对点的连接和数组链接端口
通过并行总线240 Mbps的传输速率
在链路端口240 Mbps的传输速率
高达4M位片上SRAM
双端口供核处理器和独立访问
DMA
片外存储器接口
4 Gigawords寻址
可编程等待状态的产生,页面模式的DRAM
支持
串口
与扩2个40 Mbps的同步串行端口
五金
独立的发送和接收功能
DMA控制器
10 DMA通道之间的传输ADSP- 2106x内部
存储器和外部存储器,外围设备,主机
处理器,串行端口或链路端口
背景DMA传输在高达40MHz的,平行
全速处理器执行
表1. ADSP- 2106x SHARC处理器系列产品特点
特征
SRAM
操作
电压
指令
ADSP-21060
4M位
5V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21062
2M位
5V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21060L
4M位
3.3 V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21062L
2M位
3.3 V
33兆赫
40 MHZ
MQFP_PQ4
PBGA
ADSP-21060C
4M位
5V
33兆赫
40 MHZ
CQFP
ADSP-21060LC
4M位
3.3 V
33兆赫
40 MHZ
CQFP
牧师F
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2008年3月
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
目录
摘要................................................. .............. 1
主要特点处理器内核.................................... 1
处理器特性(续) ................................. 2
并行计算.............................................. 2
高达4M位片上SRAM ..................................... 2
片外存储器接口..................................... 2
DMA控制器................................................ ...... 2
主处理器接口为16位和32位微处理器2
多................................................. ...... 2
串行端口................................................ ............. 2
目录................................................. ............... 3
修订历史................................................ ...... 3
概述................................................ 4
SHARC系列核心架构............................ 4
内存和I / O接口功能........................... 5
开发工具............................................... 8
评估套件................................................ ...... 9
设计一个仿真器兼容的DSP板(目标) 9
附加信息.......................................... 9
引脚功能描述........................................ 10
目标板连接器EZ -ICE探头................ 13
ADSP - 21060 / ADSP- 21062规格..................... 15
工作条件( 5 V ) ................................... 15
电气特性( 5 V ) ................................ 15
内部功耗( 5V) ............................. 16
外部功耗( 5V) ............................ 17
ADSP - 21060L / ADSP- 21062L规格................. 18
工作条件( 3.3 V ) ................................. 18
电气特性( 3.3 V ) ............................. 18
内部功耗( 3.3 V ) .......................... 19
外部功耗( 3.3 V ) .......................... 20
绝对最大额定值................................... 20
ESD注意事项................................................ ...... 21
封装标识信息................................ 21
时序规格........................................... 21
测试条件................................................ .. 47
环境条件.................................... 50
225引脚PBGA球配置............................ 51
240引脚MQFP_PQ4 / CQFP引脚配置........... 53
外形尺寸................................................ 55
表面贴装设计.......................................... 60
订购指南................................................ ..... 61
修订历史
3月8日 - 修订版。 E至版本F
修订后的绝对最大额定值............................
20
校正后的模型软件包描述。
请参阅订购指南............................................... ...
61
牧师F
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2008年3月
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
概述
在ADSP- 2106x SHARC
- 超级哈佛架构的COM
计算机,是一个32位的信号处理微机的提议
高水平的DSP性能。在ADSP- 2106x建立在
ADSP- 21000 DSP内核,以形成一个完整的系统级芯片,
增加一个双端口片上SRAM和集成I / O外设
数常量由一个专用的I / O总线的支持。
制作高速,低功耗的CMOS工艺中,
ADSP - 2106x具有25 ns指令周期时间和工作在
40 MIPS 。其片上指令高速缓存,处理器可以
在一个周期内执行每一条指令。
表2
显示perfor-
曼斯基准的ADSP- 2106x 。
在ADSP- 2106x SHARC代表的集成的新标准
重刑信号的电脑,结合了高性能
浮点DSP内核集成的片上系统为特色的
Tures的包括高达4M位的SRAM存储器(见
表1) ,
a
主处理器接口,DMA控制器,串行端口和链路
端口,和并行总线连接为无缝的DSP
多。
表2基准(40 MHz)的
基准算法
1024点复数FFT(基数4 ,与
逆转)
FIR滤波器(每点击)
IIR滤波器(每双二阶)
除( Y / X )
平方根的倒数
DMA传输速率
速度
0.46
Ps
25纳秒
100纳秒
150纳秒
225纳秒
240兆字节/秒
周期
18,221
1
4
6
9
串行端口和链路端口
JTAG测试访问端口
ADSP-2106x
1
时钟
CLKIN
EBOOT
3
4
LBOOT
IRQ2–0
FLAG3–0
TIMEXP
链接
器件
( 6 MAX)
(可选)
LxCLK
LxACK
LxDAT3–0
TCLK0
RCLK0
TFS0
RSF0
DT0
DR0
TCLK1
RCLK1
TFS1
RSF1
DT1
DR1
RPBA
ID2–0
RESET
ADDR31–0
DATA47–0
RD
WR
确认
MS3–0
控制
数据
血粉
CS
ADDR
数据
ADDR
BOOT
EPROM
(可选)
数据MEMORY-
映射
OE
器件
WE
(可选)
确认
CS
地址
页面
SBTS
ADRCLK
DMAR1–2
DMAG1–2
CS
HBR
HBG
REDY
BR1–6
PA
JTAG
6
串行
设备
(可选)
DMA设备
(可选)
数据
串行
设备
(可选)
主持人
处理器
接口
(可选)
ADDR
数据
图2. ADSP- 2106x系统示例配置
SHARC系列核心架构
在ADSP- 2106x SHARC继续在业界领先的标
集成的DSP dards ,结合高性能
32位DSP内核集成的片上系统功能。
的框图
第1页
说明了以下architec-
王兴仁特点:
运算单元(ALU,乘法器和移位器)配有一个
数据地址发生器( DAG1 , DAG2 )
程序定序器与指令缓存
PM和DM总线支持4个32位数据的能力
在每一个核心的亲内存和核心之间传输
处理器周期
间隔定时器
片上SRAM
外部端口,用于连接到片外存储器和
外设
主机端口和多处理器接口
· DMA控制器
在ADSP- 2106x包括以下建筑特色
的ADSP- 21000系列核心。在ADSP- 2106x处理器
都与ADSP- 21020代码和功能兼容。
独立,并行计算单位
算术/逻辑单元( ALU ) ,乘法器和移位器的所有per-
形成单周期指令。三个单元被布置在
平行,最大限度地提高计算吞吐量。多单
功能指令执行的并行ALU和乘法器能操作
ations 。这些运算单元支持IEEE 32位单
精度浮点数,扩展精度40位浮点
点,和32位定点数据格式。
数据寄存器文件
通用数据寄存器文件用于传输数据
计算单元和数据总线之间,并用于stor-
荷兰国际集团的中间结果。这10口, 32个寄存器(16小学,
16中学)寄存器文件,结合ADSP- 21000
哈佛架构,允许约束之间的数据流
计算单元和内部存储器。
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2008年3月
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
指令和两个操作数的单周期取
在ADSP- 2106x在功能增强的哈佛结构
该数据存储器(DM)的总线传输的数据和亲
克存储器(PM)的总线传输指令和数据
(见
图1第1页) 。
凭借其独立的程序和数据
存储器总线和片上高速缓存的指令,处理器可以
同时取两个操作数和指令(从
高速缓冲存储器),所有的在一个周期。
在ADSP- 21060 / ADSP- 21060L ,内存能配置
置的作为最大值的128K的字的32位的数据, 256k的话
16位数据, 80k的字的48位指令(或40位的数据) ,或
不同的词组合尺寸可达4兆比特。所有
该存储器可以被访问的16位, 32位或48位的字。
一个16位浮点存储格式的支持,这样就把
tively加倍可存储芯片上的数据量。
32位浮点和16位之间的转换悬空
荷兰国际集团分格式是在一个单指令完成的。
而每个存储块可以存储的代码的组合和
数据访问是最有效的,当一个块存储数据,
使用DM总线传输,而另一个块存储
指令和数据,使用PM总线传输。使用
DM总线和PM总线以这种方式,与一个专用于每个
存储器块,确保单周期执行指令2的数据
接送。在这种情况下,该指令必须在可用的
缓存。单周期执行也保持时的所述一个
数据操作数传送到或从片外,通过
ADSP- 2106x的外部接口。
指令缓存
在ADSP- 2106x包括一个片上指令缓存
使三总线操作的取指令和两个
数据值。缓存是有选择性的,只有他的指令
获取与PM总线的数据访问冲突被缓存。这
可以全速执行核心,循环操作,如
数字滤波器乘法累加和FFT蝶形处理。
数据地址发生器与硬件循环缓冲器
在ADSP- 2106x的两个数据地址产生器( DAG)的imple-
换货循环数据缓冲区中的硬件。循环缓冲器允许
的延时线和其他数据结构高效的编程
在数字信号处理所需的,并且在通常用于
数字滤波器和傅里叶变换。的两个DAG的
ADSP - 2106x含有足够的寄存器允许创建
多达32个循环缓冲区(小学16寄存器组, 16个二级) 。
使用DAG自动处理地址指针环绕,
减少开销,提高性能并简化
实施。循环缓冲区可以启动和停止在任何MEM-
ORY位置。
片上存储器和外设接口
在ADSP- 2106x的外部接口提供了处理器的接口
面对片外存储器和外设。 4 gigaword场外
芯片的地址空间中包含的ADSP- 2106x的统一
地址空间。独立的片上总线,用于PM地址,
PM数据, DM地址, DM数据,I / O地址和I / O
数据是在外部端口复用,以创建一个外部
用一个32位的地址总线和单个的48位系统总线
(或32位)的数据总线。
寻址的外部存储装置是由片上容易
的高位地址线,以产生存储体解码
选择信号。也为简化生成独立的控制线
plified解决了页面模式的DRAM 。在ADSP- 2106x
提供可编程存储器的等待状态和外部的MEM
ORY承认的控件以允许接口以DRAM和
与变量访问外设,保持和禁用时间
要求。
灵活的指令集
的48位指令字容纳各种
并行操作,简洁的编程。例如,该
ADSP- 2106x可以有条件地执行一个乘法,一个插件,一
减和分支,在一个单一的指令。
内存和I / O接口特性
在ADSP- 2106x处理器添加以下建筑
功能的SHARC系列处理器。
主处理器接口
在ADSP- 2106x的主机接口,可方便连接
标准微处理器总线, 16位和32位,与立即数
TLE额外的硬件需要。在异步传输
速度可达处理器的全时钟速率的支持。
主机接口是通过ADSP- 2106x的克斯特访问
最终端口,是内存映射到统一的地址空间。
可用于主机接口四个通道的DMA ;代码
和数据传输来实现具有低的软件
开销。
主处理器要求ADSP- 2106x的外部总线
主机总线请求( HBR ) ,主机总线许可( HBG ) ,并准备好
( REDY )信号。主机可以直接读取和写入接口
在ADSP- 2106x的相机内存,并且可以访问DMA
通道设置和邮箱寄存器。向量中断支持
提供主机命令的有效执行。
双端口的片上存储器
在ADSP - 21062 / ADSP- 21062L包含的导通2兆
片上SRAM ,以及ADSP- 21060 / ADSP- 21060L包含
4M位的片上SRAM 。内部存储器的组织结构
1M的两个相等大小的块位分别用于ADSP- 21062 /
ADSP- 21062L和2M的两个相等大小的块位为每
在ADSP - 21060 / ADSP- 21060L 。每个人都可以进行昼夜温差配置
代码和数据的存储同的组合。每个内存
块是双端口的单周期,由独立访问
核心处理器和I / O处理器或DMA控制器。该
双端口存储器和独立的片上总线允许两个数据
从芯传输,另一个从I / O ,所有在一个周期。
在ADSP- 21062 / ADSP- 21062L ,内存能配置
置的作为最大值的64k字的32位数据, 128K的话
16位数据, 40K的字的48位指令(或40位的数据) ,或
不同的词组合尺寸可达2兆。所有
该存储器可以被访问的16位, 32位,或48位的字。
牧师F
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2008年3月
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