【a摘要用于通信的高性能信号处理器，图形和成像应用超级哈佛架构四个独立总线的双取数据，指令fetch和】,IC型号ADSP-21061LASZ-176,ADSP-21061LASZ-176 PDF资料,ADSP-21061LASZ-176经销商,ic,电子元器件-51电子网

摘要

用于通信的高性能信号处理器，

图形和成像应用

超级哈佛架构

四个独立总线的双取数据，指令

fetch和非侵入式I / O

32位IEEE浮点计算单元，乘法器，

ALU和移位器

双端口片上SRAM和集成I / O外设-A

完整的系统级芯片

集成多处理功能

商业级

SHARC DSP单片机

ADSP-21061/ADSP-21061L

双数据地址发生器用模和位反转

地址

高效的程序序列具有零开销循环：

单周期循环的设置

JTAG IEEE 1149.1标准测试访问端口和片

仿真

32位单精度和40位扩展精度IEEE

浮点数据的格式或32位定点数据

格式

240引脚MQFP封装，热增强型MQFP ， 225球

塑料球栅阵列（ PBGA ）

铅（Pb ）免费套餐。

欲了解更多信息，请参阅订购

在指南第52页。

主要特点处理器内核

50 MIPS ， 20 ns指令速率，单周期指令

执行

120 MFLOPS峰值， 80 MFLOPS持续性能

核心处理器

定时器

指令

缓存

32 48位

双端口SRAM

B LOCK 0

两个独立

双端口功能块

JTAG

1座

试验

仿真

DAG1

4 32

DAG2

4 24

处理器端口

I / O端口

ADDR

数据

ADDR

数据

ADDR

数据

节目

SEQUENCER

IOD

IOA

外

PORT

PM地址总线

DM地址总线

地址总线

MUX

多

接口

PM数据总线

公共汽车

CONNECT

（ PX ）

DM数据总线

40/32

数据总线

MUX

数据

网络文件

MULT

40-BIT

桶

移

ALU

IOP

（内存

映射）

控制，

状态和

数据缓冲区

DMA

调节器

串口

(2)

主机端口

I / O处理器

图1.功能框图

SHARC和SHARC徽标是ADI公司的商标。

Rev. D的

文档反馈

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标均为其各自所有者的财产。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 U.S.A.

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技术支援

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ADSP-21061/ADSP-21061L

摘要................................................. .............. 1

主要特点处理器内核................................. 1

概述................................................ 3

SHARC系列核心架构............................ 3

内存和I / O接口功能........................... 4

移植代码的ADSP- 21060 OR

ADSP- 21062 ............................................... ...... 7

开发工具............................................... 7

附加信息.......................................... 8

相关信号链............................................ 8

引脚功能描述......................................... 9

目标板连接器对于EZ -ICE探头............... 12

ADSP - 21061规格...................................... 14

工作条件（ 5 V ） ................................... 14

电气特性（ 5 V） ............................... 14

内部功耗（ 5V） ............................ 15

外部功耗（ 5V） ............................ 16

ADSP - 21061L规格..................................... 17

工作条件（ 3.3 V ） ................................. 17

电气特性（ 3.3 V ） ............................. 17

内部功耗（ 3.3 V ） .......................... 18

外部功耗（ 3.3 V ） .......................... 19

绝对最大额定值................................... 20

ESD注意事项................................................ ...... 20

封装标识信息................................ 20

时序规格........................................... 20

测试条件................................................ .. 43

环境条件.................................... 46

225引脚PBGA引脚配置............................. 47

240引脚MQFP引脚配置........................... 49

外形尺寸................................................ 50

表面贴装设计.......................................... 52

订购指南................................................ ..... 52

修订历史

5/13 - C版本，以修订版D

更新

开发工具....................................... 7

额外

相关信号链....................................... 8

去掉了ADSP- 21061LAS -176 ， ADSP- 21061LKS - 160和

ADSP- 21061LKS -176机型，从

订购指南........ 52

一般注意事项

此数据表代表生产发布规范

在ADSP - 21061 （ 5 V）和ADSP- 21061L （ 3.3 V ）的处理器

33兆赫， 40兆赫， 44兆赫， 50兆赫速度等级。该

产品名称为“ ADSP - 21061 ”用于本数据手册

代表所有的设备，除非明确说明。

修订版D |页52 2 | 2013年5月

ADSP-21061/ADSP-21061L

概述

在ADSP- 21061 SHARC -超级哈佛架构的COM

计算机，是一个信号微机处理，提供了新的

能力和性能水平。在ADSP- 21061

SHARC处理器是一个32位的处理器，用于高性能优化

DSP应用。在ADSP - 21061建立在ADSP- 21000

DSP内核，以形成一个完整的系统级芯片，加入双

支持端口的片上SRAM和集成I / O外设

通过一个专用的I / O总线。

制作高速，低功耗的CMOS工艺中，

ADSP - 21061具有20 ns指令周期时间和工作在

50 MIPS 。其片上指令高速缓存，处理器可以

在一个周期内执行每一条指令。

表1

显示perfor-

曼斯基准的ADSP - 21061 / ADSP- 21061L 。

在ADSP- 21061 SHARC代表集成的新标准

重刑信号的电脑，结合了高性能

浮点DSP内核集成的片上系统为特色的

Tures的含1M位的SRAM存储器，主处理器

接口，DMA控制器，串行端口和并行总线CON-

连通性进行无缝DSP多。

表1.基准（50兆赫）

基准算法

1024点复数FFT（基数4 ，

与反转）

FIR滤波器（每点击）

IIR滤波器（每双二阶）

除（ Y / X ）

平方根的倒数

DMA传输速率

速度

0.37毫秒

20纳秒

80纳秒

120纳秒

180纳秒

300M BPS

周期

18,221

串行端口

JTAG测试访问端口

ADSP-21061

时钟

到GND

CLKIN

EBOOT

LBOOT

IRQ

2–0

旗

3–0

TIMEXP

ADDR

31–0

数据

47–0

TCLK0

RCLK0

TFS0

RSF0

DT0

DR0

确认

3–0

控制

血粉

ADDR

数据

ADDR

BOOT

EPROM

（可选）

页面

SBTS

ADRCLK

DMAR

1–2

DMAG

1–2

HBR

HBG

REDY

1–6

注册会计师

JTAG

地址

数据

串行

设备

（可选）

数据MEMORY-

映射

器件

（可选）

确认

DMA设备

（可选）

数据

串行

设备

（可选）

TCLK1

RCLK1

TFS1

RSF1

DT1

DR1

主持人

处理器

接口

（可选）

ADDR

数据

RPBA

2–0

RESET

图2. ADSP - 21061 / ADSP- 21061L系统示例配置

SHARC系列核心架构

在ADSP- 21061包含以下建筑特色

的ADSP- 21000系列核心。在ADSP- 21061处理器

有代码和功能兼容的ADSP- 21020 ，

ADSP - 21060和ADSP- 21062 SHARC处理器。

在ADSP- 21061 SHARC继续在业界领先的标

集成的DSP dards ，结合高性能

32位DSP内核集成的片上系统功能。

的框图

第1页，

说明了以下architec-

王兴仁特点：

运算单元（ALU ，乘法器，以及移位器）配有一个

数据地址发生器（ DAG1 ， DAG2 ）

程序定序器与指令缓存

PM和DM总线支持4个32位数据的能力

在每一个核心的亲内存和核心之间传输

处理器周期

间隔定时器

片上SRAM

外部端口，用于连接到片外存储器和

外设

主机端口和多处理器接口

· DMA控制器

独立，并行计算单位

运算/逻辑单元（ALU），乘法器，移位器和所有per-

形成单周期指令。三个单元被布置在

平行，最大限度地提高计算吞吐量。多单

功能指令执行的并行ALU和乘法器能操作

ations 。这些运算单元支持IEEE 32位单

精度浮点数，扩展精度40位浮点

点，和32位定点数据格式。

数据寄存器文件

通用数据寄存器文件用于传输数据

计算单元和数据总线之间，并用于stor-

荷兰国际集团的中间结果。这10口， 32个寄存器（16小学，

16中学）寄存器文件，结合ADSP- 21000

哈佛架构，允许约束之间的数据流

计算单元和内部存储器。

修订版D |第52 3 | 2013年5月

ADSP-21061/ADSP-21061L

指令和两个操作数的单周期取

在ADSP- 21061功能在增强的哈佛结构

该数据存储器（DM）的总线传输的数据和亲

克存储器（PM）的总线传输指令和数据

（图

1第1页）。

凭借其独立的程序和数据存储器

储器总线与芯片上的指令高速缓存，处理器可以

同时取两个操作数和指令（从

高速缓冲存储器），所有的在一个周期。

一个16位浮点存储格式的支持，这样就把

tively加倍可存储芯片上的数据量。

32位浮点和16位之间的转换悬空

荷兰国际集团分格式是在一个单指令完成的。

而每个存储块可以存储的代码的组合和

数据访问是最有效的，当一个块存储数据，

使用DM总线传输，而另一个块存储

指令和数据，使用PM总线传输。使用

DM总线和PM总线以这种方式，与一个专用于每个

存储器块，确保单周期执行指令2的数据

接送。在这种情况下，该指令必须在可用的

缓存。单周期执行也保持时的所述一个

数据操作数传送到或从片外，通过

ADSP- 21061的外部端口。

指令缓存

在ADSP- 21061包括一个片上指令缓存

使三总线操作的取指令和两个

数据值。缓存是有选择性的，只有他的指令

获取与PM总线的数据访问冲突被缓存。这

可以全速执行核心，循环操作，如

数字滤波器乘法累加和FFT蝶形处理。

片外存储器和外设接口

在ADSP- 21061的外部端口提供了处理器的接口

面对片外存储器和外设。 4 gigaword场外

芯片的地址空间中包含的ADSP- 21061的统一

地址空间。独立的片上总线，用于程序存储

储器，数据存储器和I / O复用的外部端口

创建外部系统总线与一个32位的地址总线

与单个48位（或32位）的数据总线。芯片上的超Har-

vard体系结构提供了三个总线的性能，而

片统一的地址空间提供了灵活性的设计师。

寻址的外部存储装置是由片上容易

的高位地址线来产生存储体解码

选择信号。也为简化生成独立的控制线

plified解决了页面模式的DRAM 。在ADSP- 21061

提供可编程存储器的等待状态和外部的MEM

ORY承认的控件以允许接口以DRAM和

可变外设的访问，保持和禁用时间

要求。

数据地址发生器与硬件循环缓冲器

在ADSP- 21061的两个数据地址产生器（ DAG）的imple-

换货循环数据缓冲区中的硬件。循环缓冲器允许

的延时线和其他数据结构高效的编程

在数字信号处理所需的，并且在通常用于

数字滤波器和傅里叶变换。的两个DAG的

ADSP - 21061包含足够的寄存器允许创建

多达32个循环缓冲区（小学16寄存器组， 16个二级）。

使用DAG自动处理地址指针环绕，

减少开销，提高性能并简化

实施。循环缓冲区可以启动和停止在任何MEM-

ORY位置。

灵活的指令集

48位指令字容纳了各种并行

操作，简洁的编程。例如，该

ADSP - 21061可以有条件地执行一个乘法，一个插件，一

减，和一个分支，在一个单一的指令。

主处理器接口

在ADSP- 21061的主机接口，可方便连接

标准微处理器总线， 16位和32位，与立即数

TLE额外的硬件需要。在异步传输

速度可达处理器的全时钟速率的支持。

主机接口是通过ADSP- 21061的克斯特访问

最终端口，是内存映射到统一的地址空间。

可用于主机接口的两个通道的DMA ;代码

和数据传输来实现具有低的软件

开销。

主处理器要求ADSP- 21061的外部总线

与主机总线请求（HBR ），主机总线授权（ HBG ），并

准备就绪（ REDY ）信号。主机可以直接读取和写入

在ADSP- 21061的内部存储器，并且可以访问的DMA

通道设置和邮箱寄存器。向量中断支持

提供主机命令的有效执行。

内存和I / O接口特性

在ADSP- 21061处理器中添加以下建筑

功能的SHARC系列处理器。

双端口的片上存储器

在ADSP- 21061包含片上SRAM 1兆，奥尔加

认列之为每0.5M位的两个街区。每家银行有8个16位

列，每列4k的16位字。每个存储器块

是双端口用于单周期，由核心独立访问

处理器和I / O处理器或DMA控制器。该双

端口存储器和独立的片上总线允许两个数据

从芯传输，另一个从I / O ，都在一个周期内

（见

图4

对于ADSP- 21061的内存映射）。

在ADSP - 21061 ，存储器可以被配置为一个最强

32K字的32位数据， 64K字的16位数据妈妈， 16K

的48位指令（ 40位数据）或它们的组合的话

不同的字长高达1兆位。所有的存储器可以是

访问的16位， 32位或48位。

DMA控制器

在ADSP- 21061的片上DMA控制器允许零

开销数据传输，无需处理器干预。该

DMA控制器独立运行无形的

处理器内核，允许DMA操作的发生，而

芯被同时执行其程序指令。

修订版D |第52 4 | 2013年5月

ADSP-21061/ADSP-21061L

控制

地址

ADSP - 21061 ＃ 6

ADSP - 21061 ＃ 5

ADSP - 21061 ＃ 4

ADSP - 21061 ＃ 3

CLKIN

RESET

RPBA

ID2–0

011

控制

ADDR31–0

DATA47–0

BR1-2 ， BR4-6

BR3

ADSP - 21061 ＃ 2

CLKIN

RESET

RPBA

ID2–0

控制

010

ADDR31–0

DATA47–0

注册会计师

BR1 ， BR3-6

BR2

控制

ADSP - 21061 ＃ 1

CLKIN

RESET

RPBA

ID2–0

ADDR31–0

DATA47–0

RDX

控制

数据

ADDR

数据

确认

ADDR

数据

全球内存

和

外围设备（可选）

WRX

确认

MS3–0

血粉

页面

SBTS

001

BOOT EPROM （可选）

公共汽车

优先

RESET

时钟

HBR

HBG

REDY

注册会计师

BR2–6

BR1

ADDR

数据

主机处理器

接口（可选）

图3.共享存储多处理器系统

DMA传输可以发生之间的ADSP- 21061的内部

存储器和任一外部存储器，外围设备，或一

主处理器。 DMA传输也可以的发生

ADSP- 21061的内部存储器和串行端口。

外部存储器和外部外设之间的DMA传输

全部擦除设备是另一种选择。外部总线的包装为16 ，

32 ，或48位的字是在DMA传输进行的。

修订版D |第52 5 | 2013年5月