a
特点
超标IEEE浮点处理器
片外的哈佛架构最大化信号
处理性能
30纳秒， 33.3 MIPS指令速率，单周期
执行
100 MFLOPS峰值， 66 MFLOPS持续性能
1024点复数FFT基准： 0.58毫秒
除（ Y / X ） ： 180纳秒
平方根的倒数（ 1 / √x ） ： 270纳秒
32位单精度和40位扩展精度
IEEE浮点数据格式
32位定点格式，整数和小数，
80位累加器
IEEE异常中断异常处理
三个独立的计算单元：乘法器，
ALU和桶式移位器
双数据地址发生器与间接，被立即
吃，模和位反转寻址模式
两片外存储器传输的并行
取指令和单周期乘法& ALU
操作
乘以添加&为减FFT蝶形
计算
高效的程序序列与零开销
循环：单周期环路设置
单周期寄存器文件上下文切换
15 （或25 ） NS外部RAM的存取时间零状态等待
国家， 30 （或40 ） ns指令执行
JTAG IEEE 1149.1标准测试访问端口和
片上仿真电路
223引脚PGA封装（陶瓷）
概述
四十零分之三十二位IEEE浮点
DSP微处理器
ADSP-21020
功能框图
数据地址
发电机
DAG 1
DAG 2
指令
缓存
节目
SEQUENCER
JTAG测试
&仿真
程序存储器地址
数据存储器地址
外
地址
巴士
程序存储器数据
数据存储器数据
外
数据
巴士
注册网络文件
定时器
运算单元
ALU
倍增器
移
乘数操作。这些运算单元支持IEEE
32位单精度浮点数，扩展精度
40位浮点和32位定点数据格式。
数据寄存器文件
通用数据寄存器文件用于传送
计算单元和数据总线之间，以及数据
用于存储中间结果。这10端口（ 16寄存器）
寄存器文件，结合ADSP- 21020的哈佛
体系结构，允许约束之间的数据流
计算单元和片外存储器。
指令和两个操作数的单周期取
在ADSP - 21020是ADI公司的家族的第一个成员
单芯片的IEEE浮点处理器进行了优化
数字信号处理的应用程序。它的架构是类似的
到ADI公司的ADSP -2100固定点系列
DSP处理器。
制作高速，低功耗的CMOS工艺中，
ADSP - 21020具有30 ns指令周期时间。用高
高性能的片上指令缓存， ADSP- 21020可
在一个周期内执行每一条指令。
在ADSP - 21020的功能：
在ADSP- 21020采用了改进的哈佛结构
该数据存储器存储的数据和程序存储器存储
两者接收指令和数据。由于其独立的程序
和数据存储器总线和片上指令高速缓存，在
处理器可以同时读取的数据从一个操作数
存储器，从程序存储器中的操作数和一个
指令从高速缓存中，在一个单一的周期。
存储器接口
独立的并行计算单位
运算/逻辑单元（ALU） ，乘法器和移位器
执行单周期指令。该单位建筑
平行排列，从而最大限度地计算吞吐量。一
多功能单指令执行的并行ALU和
由ADSP- 21020的寻址外部存储设备是
通过片上解码的高位地址线，以促进
生成存储体选择信号。单独的控制线
也简化处理的页面模式产生
DRAM 。
在ADSP- 21020提供了可编程存储器的等待
状态和外部存储器承认控件允许
接口到具有可变访问时间的外围设备。
版本C
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯
这可能是由于它的使用。没有获发牌照以暗示或
否则，在ADI公司的任何专利或专利权。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
联系电话： 617 / 329-4700
传真： 617 / 326-8703
ADSP-21020
指令缓存
在ADSP - 21020包括一个高性能的指令
高速缓存，使三总线操作的取
指令和两个数据值。缓存是有选择性的，只
其指令获取与程序内存冲突
数据访问被缓存。这使得全速执行
芯的，有环的操作，如数字滤波器乘法
积累和FFT蝶形处理。
硬件循环缓冲器
C源代码级调试器
一个全功能的C源代码级调试器，与作品
仿真器或EZ -ICE仿真器，允许调试
汇编源，C源代码，或混合汇编和C.
数值C编译器
在ADSP- 21020提供了硬件来实现循环
缓冲存储器，该存储器中的数字滤波器是通用的和
傅立叶变换实现。它可以处理地址
指针环绕，减少开销（从而增加
性能） ，并且简化实施。通告
缓冲器可以开始和结束处的任何位置。
灵活的指令集
支持ANSI标准（ X3J11.1 ）数值定义
由数字C扩展集团。编译器将C
包含数值C扩展的阵列源输入
选择，矢量数学运算，复杂的数据类型，
圆形指针和可变尺寸阵列，以及
输出ADSP - 21xxx汇编语言源代码。
ADSP- 21020 EZ- LAB评估板
在ADSP- 21020的48位指令字容纳
各种并行操作，简洁的编程。为
例如， ADSP- 21020可以有条件地执行
乘，一加，减法和分支在一个
指令。
在EZ -LAB评估板是一种通用的，待机动
独ADSP- 21020系统，包括32K字
程序存储器和32K字数据存储器，以及
模拟I / O 。一台电脑的RS - 232的下载路径使用户能够
下载并直接在EZ -LAB运行的程序。在
此外，它也可以在与EZ -ICE配合使用
仿真器提供了强大的软件调试环境。
ADSP- 21020 EZ- ICE模拟器
开发系统
在ADSP- 21020的支持与一套完整的软件
和硬件开发工具。在ADSP- 21000系列
开发系统，包括开发软件，一
评估板和仿真器。
汇编
创建重定位， COFF （通用对象文件格式）
对象从ADSP- 21xxx汇编源代码文件。它
接受标准C预处理器指令的条件
组装和宏处理。的代数语法
ADSP - 21xxx汇编语言便于编码和
DSP算法调试。
链接器/库
这在电路内仿真器提供系统设计者用
基于PC的开发环境，允许非侵入
获得通过的ADSP- 21020的内部寄存器
处理器的5引脚JTAG测试访问端口。这种利用片上的
仿真电路能够在可靠的，完整的高速性能
任何目标。仿真器使用相同的图形用户界面
面对为ADSP- 21020模拟器，让一个简单的转录
习得从软件到硬件的调试。 （请参阅“目标系统
第27页上使用EZ -ICE仿真器“的要求）
附加信息
链接器处理分开组装的目标文件和
库文件创建一个单独的可执行程序。其分配
存储位置的代码和数据，根据一个
描述该存储器的用户定义的架构文件和
I / O目标系统的配置。图书馆员允许
您可以将经常使用的对象文件合并成一个单一的库
文件可以与你的主程序链接。
模拟器
本数据手册提供了ADSP - 21020的一般概述
功能。对于在建筑的其他信息，并
该处理器的指令集，指的是
ADSP - 21020用户
手册。
对于开发系统和编程参考
信息，请参考
ADSP- 21000家庭发展
软件使用手册
和
ADSP- 21020程序员快速
参考。
应用程序代码清单和基准关键
DSP算法可在DSP应用论坛;通话
（ 617 ） 461-4258 ， 8个数据位，无奇偶校验位， 1个停止位， 1200分之300 /
九千六分之二千四百波特。
体系结构概述
该模拟器进行互动，指令级
硬件中的模拟ADSP- 21xxx码
由系统架构文件中所描述的配置。它标志
违规操作，并支持完整的符号拆卸。它
提供了一种易于使用的，窗口取向，图形用户
接口是相同的，以所使用的ADSP- 21020所述一个
EZ -ICE仿真器。命令从下拉式访问
菜单用鼠标。
PROM分配器
图1显示了在ADSP- 21020的框图。该
处理器的特点：
三运算单元（ ALU，乘法器，以及移位器）
用共享数据寄存器文件
两个数据地址发生器（ DAG 1 ， DAG 2 ）
程序定序器与指令Cache
32位定时器
内存总线和接口
JTAG测试访问端口和片上仿真支持
格式的可执行文件转换为可与一个用于文件
行业标准的PROM编程器。
C编译器和运行时库
计算单位
C编译器符合ANSI规范。它需要
利用ADSP- 21020的高级语言architec-的
王兴仁功能，并采用优化算法，以加快
向上的代码的执行。它包括一个广泛的运行时间
图书馆拥有超过100个标准和DSP的特定功能。
在ADSP - 21020包含三个独立的计算
单元：一个ALU，与定点储液器的乘法器，和一个
移位器。为了适应各种各样的加工需要，
在三种格式计算单元过程数据： 32位
定点， 32位浮点和40位浮点。该
浮点运算是单精度IEEE兼容
（ IEEE标准854分之754 ） 。 32位浮点格式
EZ -LAB和EZ -ICE登记ADI公司的商标。
–2–
版本C
ADSP-21020
在一个特定的寄存器中，或者之前（修改前）或之后
（后寻址）的访问。要实现自动模
寻址循环缓冲区中， ADSP- 21020提供缓冲
长度寄存器，可以与每个指针相关联。基地
用于指针值允许循环缓冲区被放置在任意的
位置。每个DAG寄存器具有备用寄存器，可以
激活快速上下文切换。
该程序定序设备的指令地址，
程序存储器。它控制循环迭代和评估板
条件指令。要执行循环代码为零
开销中， ADSP- 21020维护一个内部循环计数器
和循环堆栈。没有明确的跳转或递减指令
保持环必需的。
在ADSP- 21020来源于流水线的高时钟速率
取指，译码
和
执行
周期。大约70 ％的
机器周期可用于存储器访问;因此，
ADSP - 21020系统可以使用较慢，因此建
较便宜的存储器芯片。
指令缓存
输出。计数寄存器从自动重新加载
32位周期寄存器和计数器立即恢复。
系统接口
图2示出的ADSP- 21020的基本系统配置。
外部存储器接口支持的存储器映射
与用户定义的组合外设和较慢存储器
可编程等待状态，硬件应答信号。
无论是程序存储器和数据存储器接口支持
解决了页面模式的DRAM 。
在ADSP- 21020的内部功能由四个支持
内部总线：程序存储器地址（ PMA）和数据
存储器地址（DMA ）总线被用于相关联的地址
用程序和数据存储器。程序存储器中的数据
（PMD）和数据存储器的数据（DMD ）总线用于数据
与这两种存储空间相关联。这些巴士
扩展片外。四个数据存储器选择（ DMS ）的信号
选择数据存储四个用户可配置的银行之一。
同样的，两个程序存储选择（ PMS ）的信号选择
程序存储器2的用户可配置的银行之间。所有
银行可独立编程为0-7等待状态。
程序存储器之间的PX寄存器允许传递数据
和数据存储器空间中。它们之间提供了一个桥接器
48位的PMD总线和40位的DMD总线或40位之间
寄存器文件和PMD的总线。
对PMA总线为24位宽，最多允许直接访问
16M字的混合指令代码和数据。 PMD的是48
毕特宽，以容纳48位指令宽度。为
的40位数据访问的低8位未使用。对于访问
32位数据的低16位被忽略。
DMA总线是32位宽，允许多达4个的直接访问
数据Gigawords 。在DMD总线是40位宽。对于32位
数据，低8位是未使用的。在DMD总线提供了一个
要在处理器路径的任何寄存器的内容
转移到任何其他寄存器或任何外部数据存储器
位置在一个周期。的数据存储器地址来自
两个来源之一：在该指令中指定的绝对值
代码（直接寻址）或数据地址的输出
发电机（间接寻址） 。
外部设备可以获取所述处理器的存储器的控制
从ADSP- 21020公交车的总线请求/授权方式
信号（ BR和
BG ） 。
给予响应总线的总线
要求， ADSP- 21020停止内部操作和地点
在一个高阻抗其程序和数据的存储器接口
状态。此外，三态控制（ DMTS和
PMTS ）
允许外部装置把任一所述的程序或数据
在高阻抗状态，而不影响存储器接口
其他的接口，没有停止的ADSP- 21020 ，除非
它需要从受影响的接口的存储器访问。该
三态控制很容易让外部高速缓存控制器
持有ADSP- 21020下了车，而它更新一个外部
超高速缓冲存储器。
JTAG测试和仿真支持
程序定序器包括一个高性能的，选择性
指令缓存，使三总线操作的取
的指令和两个数据值。这种双向的，成组相联
缓存保存32条指令。缓存是有选择性的只-的
说明其获取与程序存储器中的数据冲突
访问被缓存，所以ADSP- 21020可以执行一个程序
存储器的数据存取，并可以执行相应的指令
在相同的周期。该程序序列取指令
从缓存中而不是从程序存储器中，从而使
ADSP- 21020同时访问数据的两个方案
存储器和数据存储器。
上下文切换
许多ADSP- 21020的寄存器有备用寄存器组
可以在中断服务被激活，以促进快速
上下文切换。在寄存器文件， DAG数据寄存器
寄存器和乘法器结果寄存器都有备用集。
活跃在复位寄存器被称为
主
寄存器;其他
被称为
备用
寄存器。在模式1的控制寄存器中的位
确定哪些寄存器是活跃在任何特定时间。
主/备用选择位寄存器文件的各一半
（前八名或底部八个寄存器）是独立的。同样，
前四名和底部有四个寄存器组中的每个DAG都
独立的主/备用选择位。该方案允许
通过上下文之间的数据。
中断
在ADSP- 21020有4个外部硬件中断，九
内部生成的中断，以及8软件中断。
对于外部中断，内部定时器中断，则
ADSP - 21020自动堆叠的算术运算状态和
模式（模式1 ）注册服务中断时，允许
5嵌套级别的快捷服务，为这些中断。
中断可以发生在任何时间，而ADSP- 21020是
执行程序。产生中断的内部事件
包括算术异常，这让快速处理的陷阱
和恢复。
定时器
可编程间隔定时器提供周期性的中断
一代。当启用时，定时器递减32位计数
每一个注册周期。当这个计数寄存器达到零，则
ADSP- 21020产生一个中断，并断言其TIMEXP
在ADSP- 21020实现了边界扫描测试
联合的IEEE标准1149.1规定的条款
测试行动组（JTAG ） 。在ADSP- 21020的测试
接入端口和片上JTAG的电路完全兼容
在IEEE 1149.1标准。测试访问端口可
电路的边界扫描测试连接到所述
ADSP - 21020的I / O引脚。
–4–
版本C
ADSP-21020
1×
时钟
4
CLKIN
SELECTS
节目
内存
OE
WE
ADDR
48
数据
PMD
24
2
PMS1-0
PMRD
PMWR
PMA
RESET
IRQ3-0
DMS3-0
DMRD
DMWR
DMA
DMD
32
32
4
SELECTS
OE
WE
ADDR
数据
SELECTS
OE
WE
确认
ADDR
数据
外设
数据
内存
ADSP-21010
PMTS
PMPAGE
PMACK
RCOMP
FLAG3-0
TIMEXP
DMTS
DMPAGE
DMACK
JTAG
BR
BG
4
5
图2.系统基本配置
在ADSP- 21020还实现了片上仿真通过
JTAG测试访问端口。该处理器的八件套突破性的
点范围寄存器使程序执行全速
直到达到所期望的断点地址范围。该
那么处理器可以停止，并允许所有的读/写
处理器的内部寄存器，并通过外部存储器
JTAG端口。
引脚说明
针
名字
类型功能
程序存储器页边界。该
ADSP- 21020声称该引脚信号，一个
程序存储器页的边界已经
划线。内存页面必须被定义
存储器控制寄存器。
程序存储器三态控制。
PMTS
会将程序存储器地址，
数据，选择，和在高闪光
阻抗状态。如果
PMTS
是断言，而
一个下午访问正在发生时，处理器将
制止和内存访问不会
完成。 PMACK必须置为在
至少一个周期时
PMTS
被拉高到
允许任何挂起的内存访问的COM
完整正确。
PMTS
只应
在一个活跃的内存占用（低）
访问周期。
数据存储器地址。在ADSP- 21020
输出在对这些数据存储器中的地址
销。
数据存储器数据。在ADSP- 21020
输入和输出这些引脚上的数据。
的32位定点数据和32位
单精度浮点数据
转出位DMD总线39-8 。
数据存储器选择线。这些引脚
宣称为芯片选择的correspon-
丁银行的数据存储器。存储银行
必须在存储器中的控制被定义
寄存器。这些引脚被解码后的数据
存储器地址线，并提供一个早期
指示可能的总线周期。
数据存储器读选通。该引脚
断言当ADSP- 21020的读取
数据存储器。
数据存储器写选通。该引脚
断言当ADSP- 21020写入
数据存储器。
数据存储器确认。外部
设备会释放此输入要添加的等待状态
到的存储器访问。
PMPAGE
本节介绍了ADSP- 21020的引脚。当
销的组标识标，如： PMD
47–0
中，
最高编号的针是MSB （在此情况下，偏振模色散
47
） 。输入
确定为同步（S）必须满足定时要求
相对于CLKIN （或相对于TCK为TMS，TDI
和
TRST ） 。
那些是异步的（ A）中可以断言
异步CLKIN 。
O =输出; I =输入; S =同步; A =异步;
P =电源; G =地面。
PMTS
I / S
针
名字
TYPE
功能
程序存储器地址。在ADSP- 21020
输出到程序存储器中的一个地址
这些引脚。
程序存储器数据。在ADSP- 21020
输入和输出的数据和指令的上
这些引脚。的32位定点数据和32位
单精度浮点数据的传输
ferred了位PMD总线47-16 。
程序存储器选择线。这些引脚
宣称为芯片选择了相应的
程序存储器的银行。存储银行
必须在存储器中的控制被定义
寄存器。这些引脚解码程序
存储器地址线，并提供一个早期
指示可能的总线周期。
程序存储器读选。该引脚
断言当ADSP- 21020的读取
程序存储器。
程序存储器写选通。该引脚
断言当ADSP- 21020写入
程序存储器。
程序存储器确认。外部
设备会释放此输入要添加的等待状态
到的存储器访问。
–5–
DMA
31–0
O
PMA
23–0
O
PMD
47–0
I / O
DMD
39–0
I / O
PMS
1–0
O
DMS
3–0
O
PMRD
O
DMRD
O
PMWR
O
DMWR
O
PMACK I / S
DMACK
I / S
版本C
QQ：2881677436 复制
