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位置：首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第379页 > ADP3415LRMZ-REEL
双MOSFET驱动器
与自举
ADP3415
特点
ALL-IN -One的同步降压驱动器
一个PWM信号生成两个驱动器
Anticross传导保护电路
可编程的转换延迟
过零同步传动控制
同步改写控制
欠压锁定
关机静态电流<100一
应用
移动计算CPU核电源转换器
多相台式机CPU用品
单电源同步降压转换器
标准对同步器改编
功能框图
ADP3415
VCC
UVLO
BST
IN
SD
DLY
交叠
保护
电路
DRVH
SW
VCC
DRVL
DRVLSD
GND
概述
该ADP3415是驱动优化的双MOSFET驱动器
两个N沟道场效应晶体管是在非隔离的两个开关
同步降压型电源转换器拓扑结构。每个驱动器的大小
用于笔记本电脑的性能调节的CPU优化
在20 A范围内。高侧驱动器可被自举的顶上
降压转换器的开关节点根据需要来驱动
上部开关和被设计为容纳所述高电压
具有高性能，高频率相关联的压摆率
切换。该ADP3415具有一个重叠保护
电路（OPC） ;欠压锁定（ UVLO ），它保存
开关关断，直到驱动器是有保证具有足够高的电压的
对于正确的操作;可编程的转换延迟;和
同步驱动禁用引脚。静态电流，当
设备被禁用，小于100
A.
该ADP3415工作在扩展商业
可在10引脚的0 ℃的温度范围到100℃并
MSOP封装。
5V
V
DCIN
从占空比
调制器
从制度
使能控制
从制度
状态逻辑
IN
SD
VCC
BST
DRVH
V
OUT
ADP3415
DRVLSD
SW
DLY
GND
DRVL
图1.典型应用电路
版本B
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯该
可能是由于它的使用。没有获发牌照以暗示或以其他方式
在ADI公司的任何专利或专利权。商标
注册商标均为其各自所有者的财产。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
联系电话： 781 / 329-4700
www.analog.com
传真： 781 / 326-8703
2004 ADI公司保留所有权利。
ADP3415–SPECIFICATIONS
参数
电源（VCC ）
静态电流
2
关断模式
经营模式
欠压锁定
（ UVLO ）
UVLO阈值
UVLO迟滞
低侧驱动器关闭
（ DRVLSD ）
输入电压高
3
输入电压低
3
传播延迟
3, 4
（参见图3）
关断（ SD ）
输入电压高
3
输入电压低
3
输入（ IN）的
输入电压高
3
输入电压低
3
热关断（公顷thsd ）
公顷thsd门槛
公顷thsd滞后
高侧驱动器（ DRVH ）
输出电阻， DRVH -BST
输出电阻， DRVH -SW
DRVH转换时间
4
（见图4）
DRVH传输延迟
4, 5
（见图4）
低侧驱动器（ DRVL ）
输出电阻， DRVL -VCC
输出电阻， DRVL -GND
DRVL转换时间
4
（见图4）
DRVL传播延迟
4, 5, 6
（见图4）
SW过渡超时
7
过零阈值
符号
I
CCQ
1
(T
A
= 0 ℃至100℃ ，V
CC
= 5 V, V
BST
– V
SW
= 5 V,
SD
= 5 V ，C
DRVH
= C
DRVL
= 3 NF，
除非另有说明）。
条件
民
典型值
最大
单位
V
SD
= 0.8 V
V
SD
= 5 V ，无开关
30
1.2
65
2
A
mA
V
CCUVLO
V
CCHUVLO
3.9
4.15
0.05
4.5
V
V
V
IH
V
IL
保持tPDL
DRVLSD
tPDH时间
DRVLSD
V
IH
V
IL
V
IH
V
IL
T
SD
T
HSD
T
J
= T
A
T
J
= T
A
2.0
20
10
2.0
0.8
2.0
0.8
165
10
1.5
0.85
20
25
22
40
1.6
1.0
25
20
30
10
1.6
3.5
2.0
30
35
40
200
70
3.0
3.0
40
30
38
25
300
0.8
50
30
V
V
ns
ns
V
V
V
V
°C
°C
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
V
tr
DRVH
tf
DRVH
tPDH时间
DRVH
保持tPDL
DRVH
V
BST
– V
SW
= 4.6 V
V
BST
– V
SW
= 4.6 V, V
DLY
= 0 V
R
DLY
≥
120 k
10
100
tr
DRVL
tf
DRVL
tPDH时间
DRVL
保持tPDL
DRVL
t
SWTO
V
ZC
V
BST
– V
SW
= 4.6 V
V
BST
– V
SW
= 4.6 V
V
BST
– V
SW
= 4.6 V
V
BST
– V
SW
= 4.6 V
V
BST
– V
SW
= 4.6 V
10
130
笔记
1
所有的极限温度下通过的相关使用标准的统计质量控制（ SQC）方法。
2
包括我
BSTQ
静态电流。
3
信号源驱动引脚必须有70
A
（典型值）的下拉的力才能使一高到低瞬态，以及20
A
（典型值）拉强度，使低到高
短暂的。该引脚并不代表负载（ <100 NA）的低静态（ <0.8 V）和静态高（ >2.0 V）逻辑状态（见TPC 3 ）的引脚可以驱动标准
TTL逻辑电平信号源。
4
通过特性保证。
5
对于传播延迟， tPDH时间指的是指定的信号变高，保持tPDL指它要低。
6
测量直到DRVL传播延迟开始过渡。
7
DRVL的导通后开始变低了或者V
SW
几根 1.6 V阈值或用t到期
SWTO
.
特定网络阳离子如有更改，恕不另行通知。
–2–
版本B
ADP3415
绝对最大额定值*
引脚配置
VCC和GND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+7 V
BST到GND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.3 V至+30 V
BST到SW 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+7 V
SW到GND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -2.0 V至+25 V
SD ，
IN，
DRVLSD
到GND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.3 V至7.3 V
工作环境温度范围。 。 。 。 。 。 0 ℃至100 ℃的
工作结温范围。 。 。 。 。 。 0 ° C至125°C
JA
。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 155 ° C / W
JC
。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 40 ° C / W
存储温度范围。 。 。 。 。 。 。 。 。 。 。 。 -65∞C至+ 150∞C
引线温度（焊接， 10秒） 。 。 。 。 。 。 。 。 。 。 。 。 。 300℃
*注意，超出上述绝对最大额定值可能会导致perma-
新界东北损坏设备。这是一个压力只有额定值。的功能操作
器件在这些或以上的运作中列出的任何其他条件
本规范的部分将得不到保证。暴露在绝对最大额定值
长时间条件下可能影响器件的可靠性。绝对最大
评级仅适合单独应用，而不是组合。除非另有说明，所有
其他电压都参考GND 。
IN
1
SD
2
10
BST
9
DRVH
顶视图
DRVLSD
3
（不按比例）
8
SW
ADP3415
DLY
4
VCC
5
7
6
GND
DRVL
引脚功能描述
PIN号
1
2
3
4
5
6
7
8
助记符
IN
SD
DRVLSD
DLY
VCC
DRVL
GND
SW
功能
TTL电平输入信号。具有的驱动输出主要控制。
关机。高时，此引脚能够进行正常操作。当低， DRVH和DRVL被迫低
和供给电流（I
CCQ
指定的）被最小化。
驱动-低关断。当
DRVLSD
低， DRVL保持较低。当
DRVLSD
高， DRVL是
启用并通过IN和由自适应的OPC功能控制。
高边导通延迟。从这个引脚上的电阻到地计划从关断的延迟扩展
在下面的FET ，以接通该上面的FET的。
输入电源。该引脚应旁路至GND 10
F
陶瓷电容器。
同步整流驱动器。输出驱动器的低端（同步整流） FET 。
地面上。应直接连接到接地平面，靠近下FET的源极。
该引脚应连接到降压开关的节点，接近上FET的源。它是
浮动收益为上的FET驱动信号。另外，它是用来监视开关电压为
OPC功能。
降压驱动器。输出驱动器上（降压） FET 。
浮动自举电源的上部FET 。连接BST和SW引脚之间的电容持有
这个自举电源电压高侧FET驱动器，因为它切换。该电容应
用于MLC型，并应具有显着更大的容量（例如， 20倍）比输入电容
上部FET 。
9
10
DRVH
BST
订购指南
模型
ADP3415LRM-REEL
ADP3415LRM-REEL7
ADP3415LRMZ-REEL*
*Z
=无铅一部分。
温度
指南
0 ℃至100 ℃的
0 ℃至100 ℃的
0 ℃至100 ℃的
包
描述
MSOP
MSOP
MSOP
包
选项
RM-10
RM-10
RM-10
QUANTITY
每卷
3,000
1,000
3,000
BRANDING
P1E
P1E
P1E
小心
ESD （静电放电）敏感器件。静电荷高达4000 V容易
积聚在人体和测试设备，可排出而不被发现。虽然
ADP3415具有专用ESD保护电路，永久性的损害可能对设备产生
受到高能量静电放电。因此，适当的ESD防范措施建议
以避免性能下降或功能丧失。
版本B
–3–
ADP3415
VCC
VCC
UVLO
V
UVLOTH
SD
BIAS
THERM
SD
公顷thsd
BST
IN
DRVH
T
ON
DLY
DLY
R
DLY
VCC
R
DRVL
T
ON
DLY
DRVLSD
Q
S
GND
DRVL
Q2
SET
CLR
Q
S
+
DRVH
C
BST
Q1
VTOK
BIAS
EN
D
BST
V
DCIN
SW
ADP3415
图2.功能框图
IN
DRVLSD
保持tPDL
DRVLSD
DRVL
tPDH时间
DRVLSD
网络连接gure 3 。
DRVLSD
传播延迟
–4–
版本B
ADP3415
IN
保持tPDL
DRVL
DRVL
保持tPDL
DRVH
tf
DRVL
tPDH时间
DRVH
tr
DRVL
tPDH时间
DRVL
DRVH -SW
tr
DRVH
tf
DRVH
图4.开关时序图（传输延迟引用到50％，上升和下降时间为10 ％和90 ％分）
IN
t
SWTO
DRVL
CROWBAR
行动
SW
DRVH
图5.开关波形-SW节点失效模式， DRVL超时
版本B
–5–
双MOSFET驱动器
与自举
ADP3415
特点
ALL-IN -One的同步降压驱动器
一个PWM信号生成两个驱动器
Anticross传导保护电路
可编程的转换延迟
过零同步传动控制
同步改写控制
欠压锁定
关机静态电流<100一
应用
移动计算CPU核电源转换器
多相台式机CPU用品
单电源同步降压转换器
标准对同步器改编
功能框图
ADP3415
VCC
UVLO
BST
IN
SD
DLY
交叠
保护
电路
DRVH
SW
VCC
DRVL
DRVLSD
GND
概述
该ADP3415是驱动优化的双MOSFET驱动器
两个N沟道场效应晶体管是在非隔离的两个开关
同步降压型电源转换器拓扑结构。每个驱动器的大小
用于笔记本电脑的性能调节的CPU优化
在20 A范围内。高侧驱动器可被自举的顶上
降压转换器的开关节点根据需要来驱动
上部开关和被设计为容纳所述高电压
具有高性能，高频率相关联的压摆率
切换。该ADP3415具有一个重叠保护
电路（OPC） ;欠压锁定（ UVLO ），它保存
开关关断，直到驱动器是有保证具有足够高的电压的
对于正确的操作;可编程的转换延迟;和
同步驱动禁用引脚。静态电流，当
设备被禁用，小于100
A.
该ADP3415工作在扩展商业
可在10引脚的0 ℃的温度范围到100℃并
MSOP封装。
5V
V
DCIN
从占空比
调制器
从制度
使能控制
从制度
状态逻辑
IN
SD
VCC
BST
DRVH
ADP3415
DRVLSD
SW
V
OUT
DLY
GND
DRVL
图1.典型应用电路
2010 SCILLC 。版权所有。
2010年5月 - 修订版6
出版订单号：
ADP3415/D
ADP3415–SPECIFICATIONS
参数
电源（VCC ）
静态电流
2
关断模式
经营模式
欠压锁定
（ UVLO ）
UVLO阈值
UVLO迟滞
低侧驱动器关闭
（ DRVLSD ）
输入电压高
3
输入电压低
3
传播延迟
3, 4
（参见图3）
关断（ SD ）
输入电压高
3
输入电压低
3
输入（ IN）的
输入电压高
3
输入电压低
3
热关断（公顷thsd ）
公顷thsd门槛
公顷thsd滞后
高侧驱动器（ DRVH ）
输出电阻， DRVH -BST
输出电阻， DRVH -SW
DRVH转换时间
4
（见图4）
DRVH传输延迟
4, 5
（见图4）
低侧驱动器（ DRVL ）
输出电阻， DRVL -VCC
输出电阻， DRVL -GND
DRVL转换时间
4
（见图4）
DRVL传播延迟
4, 5, 6
（见图4）
SW过渡超时
7
过零阈值
符号
I
CCQ
1
(T
A
= 0 ℃至100℃ ，V
CC
= 5 V, V
BST
– V
SW
= 5 V,
SD
= 5 V ，C
DRVH
= C
DRVL
= 3 NF，
除非另有说明）。
条件
民
典型值
最大
单位
V
SD
= 0.8 V
V
SD
= 5 V ，无开关
30
1.2
65
2
A
mA
V
CCUVLO
V
CCHUVLO
3.9
4.15
0.05
4.5
V
V
V
IH
V
IL
保持tPDL
DRVLSD
tPDH时间
DRVLSD
V
IH
V
IL
V
IH
V
IL
T
SD
T
HSD
T
J
= T
A
T
J
= T
A
2.0
20
10
2.0
0.8
2.0
0.8
165
10
1.5
0.85
20
25
22
40
1.6
1.0
25
20
30
10
1.6
3.5
2.0
30
35
40
200
70
3.0
3.0
40
30
38
25
300
0.8
50
30
V
V
ns
ns
V
V
V
V
°C
°C
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
V
tr
DRVH
tf
DRVH
tPDH时间
DRVH
保持tPDL
DRVH
V
BST
–
V
SW
= 4.6 V
V
BST
–
V
SW
= 4.6 V, V
DLY
= 0 V
R
DLY
≥
120 k
10
100
tr
DRVL
tf
DRVL
tPDH时间
DRVL
保持tPDL
DRVL
t
SWTO
V
ZC
V
BST
–
V
SW
= 4.6 V
V
BST
–
V
SW
= 4.6 V
V
BST
–
V
SW
= 4.6 V
V
BST
–
V
SW
= 4.6 V
V
BST
–
V
SW
= 4.6 V
10
130
笔记
1
所有的极限温度下通过的相关使用标准的统计质量控制（ SQC）方法。
2
包括我
BSTQ
静态电流。
3
信号源驱动引脚必须有70
A
（典型值）的下拉的力才能使一高到低瞬态，以及20
A
（典型值）拉强度，使低到高
短暂的。该引脚并不代表负载（ <100 NA）的低静态（ <0.8 V）和静态高（ >2.0 V）逻辑状态（见TPC 3 ）的引脚可以驱动标准
TTL逻辑电平信号源。
4
通过特性保证。
5
对于传播延迟， tPDH时间指的是指定的信号变高，保持tPDL指它要低。
6
测量直到DRVL传播延迟开始过渡。
7
DRVL的导通后开始变低了或者V
SW
几根 1.6 V阈值或用t到期
SWTO
.
特定网络阳离子如有更改，恕不另行通知。
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–2–
版本B
ADP3415
绝对最大额定值*
引脚配置
VCC和GND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
–0.3
V到+7 V
BST到GND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
–0.3
V至+30 V
BST到SW 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
–0.3
V到+7 V
SW到GND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
–2.0
V至+25 V
SD ，
IN，
DRVLSD
到GND 。 。 。 。 。 。 。 。 。 。 。 。 。 。
–0.3
V到7.3 V
工作环境温度范围。 。 。 。 。 。 0 ℃至100 ℃的
工作结温范围。 。 。 。 。 。 0 ° C至125°C
JA
。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 155 ° C / W
JC
。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 40 ° C / W
存储温度范围。 。 。 。 。 。 。 。 。 。 。 。
–65°C
至+ 150°C
引线温度（焊接， 10秒） 。 。 。 。 。 。 。 。 。 。 。 。 。 300℃
*注意，超出上述绝对最大额定值可能会导致perma-
新界东北损坏设备。这是一个压力只有额定值。的功能操作
器件在这些或以上的运作中列出的任何其他条件
本规范的部分将得不到保证。暴露在绝对最大额定值
长时间条件下可能影响器件的可靠性。绝对最大
评级仅适合单独应用，而不是组合。除非另有说明，所有
其他电压都参考GND 。
IN
1
SD
2
10
BST
9
DRVH
顶视图
DRVLSD
3
（不按比例）
8
SW
ADP3415
DLY
4
VCC
5
7
6
GND
DRVL
引脚功能描述
PIN号
1
2
3
4
5
6
7
8
助记符
IN
SD
DRVLSD
DLY
VCC
DRVL
GND
SW
功能
TTL电平输入信号。具有的驱动输出主要控制。
关机。高时，此引脚能够进行正常操作。当低， DRVH和DRVL被迫低
和供给电流（I
CCQ
指定的）被最小化。
驱动-低关断。当
DRVLSD
低， DRVL保持较低。当
DRVLSD
高， DRVL是
启用并通过IN和由自适应的OPC功能控制。
高边导通延迟。从这个引脚上的电阻到地计划从关断的延迟扩展
在下面的FET ，以接通该上面的FET的。
输入电源。该引脚应旁路至GND 10
F
陶瓷电容器。
同步整流驱动器。输出驱动器的低端（同步整流） FET 。
地面上。应直接连接到接地平面，靠近下FET的源极。
该引脚应连接到降压开关的节点，接近上FET的源。它是
浮动收益为上的FET驱动信号。另外，它是用来监视开关电压为
OPC功能。
降压驱动器。输出驱动器上（降压） FET 。
浮动自举电源的上部FET 。连接BST和SW引脚之间的电容持有
这个自举电源电压高侧FET驱动器，因为它切换。该电容应
用于MLC型，并应具有显着更大的容量（例如， 20倍）比输入电容
上部FET 。
9
10
DRVH
BST
小心
ESD （静电放电）敏感器件。静电荷高达4000 V容易
积聚在人体和测试设备，可排出而不被发现。虽然
ADP3415具有专用ESD保护电路，永久性的损害可能对设备产生
受到高能量静电放电。因此，适当的ESD防范措施建议
以避免性能下降或功能丧失。
启6 |第10 3 | www.onsemi.com
ADP3415
VCC
VCC
UVLO
V
UVLOTH
SD
BIAS
THERM
SD
公顷thsd
BST
IN
DRVH
T
ON
DLY
DLY
R
DLY
VCC
R
DRVL
T
ON
DLY
DRVLSD
Q
S
GND
DRVL
Q2
SET
CLR
Q
S
+
DRVH
C
BST
Q1
VTOK
BIAS
EN
D
BST
V
DCIN
SW
ADP3415
图2.功能框图
IN
DRVLSD
保持tPDL
DRVLSD
DRVL
tPDH时间
DRVLSD
网络连接gure 3 。
DRVLSD
传播延迟
启6 |第10 4 | www.onsemi.com
–4–
版本B
ADP3415
IN
保持tPDL
DRVL
DRVL
保持tPDL
DRVH
tf
DRVL
tPDH时间
DRVH
tr
DRVL
tPDH时间
DRVL
DRVH -SW
tr
DRVH
tf
DRVH
图4.开关时序图（传输延迟引用到50％，上升和下降时间为10 ％和90 ％分）
IN
t
SWTO
DRVL
CROWBAR
行动
SW
DRVH
图5.开关波形-SW节点失效模式， DRVL超时
启6 |第10 5 | www.onsemi.com
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推荐型号
ADUM1251ARZ-RL7
AT49F001-55TC
APE10048
ADSP-2111KG-66
ATR2815S
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