a
特点
ALL-IN -One的同步降压驱动器
一个PWM信号生成两个驱动器
Anticross传导保护电路
可编程的转换延迟
同步改写控制
欠压锁定
可编程的过压关断
V
CC
良好的信号驱动辅助电路
关机静态电流< 10 A
应用
移动计算CPU核电源转换器
多相台式机CPU用品
单电源同步降压转换器
标准对同步器改编
VCC
VCCGD
GND
双MOSFET驱动器
与自举
ADP3410
功能框图
ADP3410
4.4V
BST
SD
IN
DLY
V
CC
控制
和
交叠
保护
电路
DRVH
SW
V
CC
DRVL
OVPSET
1.2V
DRVLSD
保护地
SRMON
概述
5V
V
BATT
该ADP3410是驱动优化的双MOSFET驱动器
两个N沟道场效应晶体管是在非两个开关
隔离同步降压型电源转换器拓扑结构。每
司机是能够驱动3000 pF负载为20纳秒
传播延迟和30 ns的过渡时间。一个驱动
可自举，并且被设计为处理高电压
与“浮动”高边栅极驱动器相关联的压摆率。该
ADP3410具有多种保护功能：驱动器重叠
预防（ ODP ） ，欠压锁定（ UVLO）功能， perform-
ANCE特定网络版在非常低的VCC电平，和过电压保护
（OVP ），其可以被用于监控输入或输出。
其他功能还包括：可编程跳变延时，一
同步驱动超驰控制引脚，同步驱动器
状态监测，并结合从UVLO退出
模式，为V
CC
良好（ VCCGD ）信号能够驱动10毫安
负载。静态电流，当该设备处于关闭状态，是少
比10
A.
SD
为了PWM
调节器
VCC
VCCGD
ADP3410
IN
DRVLSD
SRMON
OVPSET
DLY
GND
保护地
BST
DRVH
SW
DRVL
V
OUT
图1.典型应用电路
第0版
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可靠的。但是，没有责任承担由Analog Devices其
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联系电话： 781 / 329-4700
万维网网站： http://www.analog.com
传真： 781 / 326-8703
ADI公司， 1999
ADP3410–SPECIFICATIONS
参数
供应
电源电压范围
静态电流
关断模式
经营模式
VCCGD输出
输出电压高
输出电压低
VCCGD传播延迟
2, 3
（见图4）
同步整流器器
MONITOR
输出电压高
输出电压低
转换时间
2
传播延迟
2, 3
符号
V
CC
I
CCQ
1
(T
A
= 0 ℃至85℃ ，V
CC
= 5 V ， VBST = 4 V至26 V ，
SD
> 2V，除非另有
说明）
条件
民
4.15
V
SD
＆ LT ; 0.8 V
V
SD
> 2.0 V，无开关
V
CC
= 4.6 V，I
负载
= 10毫安
V
CC
< UVLO ，我
负载
= 10
A
SD
变高
SD
变低
4.5
典型值
5.0
最大
6.0
10
2
单位
V
A
mA
V
V
s
s
1
4.55
0.1
tPDH时间
VCCGD
,
保持tPDL
VCCGD
0.2
10
10
4.15
V
CC
= 4.6 V ，C
负载
= 100 pF的
tr
SRMON
， TF
SRMON
V
CC
= 4.6 V ，C
负载
= 100 pF的
tPDH时间
SRMON
DRVLSD高，
DRVL变高，或
DRVLSD变低
DRVLSD高，
保持tPDL
SRMON
DRVL变低
4.2
4.4
0.05
50
20
15
V
mV
ns
ns
15
ns
欠压锁定
UVLO阈值
UVLO迟滞
逻辑UVLO门限活跃
UVLO
2, 3
传播延迟
（见图5）
过压保护
跳变门限
迟滞
偏置电流
OVP
2, 3, 4
传播延迟
同步整流器ENABLE
DRVLSD
输入电压高
5
输入电压低
5
传播延迟
2, 3
（参见图3）
SD
输入
输入电压高
5
输入电压低
5
PWM输入（ IN）
输入电压高
5
输入电压低
5
热关断
超温跳闸点
OTP迟滞
高侧驱动器
输出电阻，拉电流
输出阻抗，可吸入电流
DRVH转换时间
2
（参见图6）
DRVH传输延迟
2, 3
（参见图6）
4.6
1.5
10
10
tPDH时间
UVLO
保持tPDL
UVLO
V
CC
变高
V
CC
变低
1.145 1.2
0.8
0.2
V
V
V
s
s
V
V
A
s
1.255
1.0
0.5
tPDH时间
OVP
V
CC
= 4.6 V， OVPSET变高
2.0
0.8
保持tPDL
DRVLSD
,
tPDH时间
DRVLSD
V
CC
= 4.6 V,
C
LOAD （ DRVL ）
= 3 nF的
2.0
0.8
2.0
0.8
165
10
V
BST
– V
SW
= 4.6 V
V
BST
– V
SW
= 4.6 V
V
BST
– V
SW
= 4.6 V ，C
负载
= 3 nF的
V
BST
– V
SW
= 4.6 V
10
2.5
2.5
20
20
5
5
35
注6
25
30
V
V
ns
V
V
V
V
°C
°C
ns
ns
ns
tr
DRVH
,
tf
DRVH
tPDH时间
DRVH
,
保持tPDL
DRVH
–2–
第0版
ADP3410
参数
低侧驱动器
输出电阻，拉电流
输出阻抗，可吸入电流
DRVL转换时间
2
（参见图6）
DRVL传播延迟
2, 3
（参见图6）
符号
条件
V
CC
= 4.6 V
V
CC
= 4.6 V
V
CC
= 4.6 V ，C
负载
= 3 nF的
V
CC
= 4.6 V
5
民
TYP MAX
2.5
2.5
20
5
5
35
30
25
单位
ns
ns
ns
tr
DRVL ，
tf
DRVL
tPDH时间
DRVL
保持tPDL
DRVL
笔记
1
所有的极限温度下通过的相关使用标准的统计质量控制（ SQC）方法。
2
AC特定网络阳离子通过特性保证，但未经生产测试。
3
对于传播延迟，
tPDH时间
是指在特定网络版信号变为高电平，
保持tPDL
指的是它要低。
4
测量直到DRVL传播延迟开始过渡。
5
逻辑输入符合典型的CMOS I / O条件下的拉/灌电流（约1 mA）的。
6
最大传播延迟= 40 ns（最大值） + （ 1纳秒/ PF
×
C
DLY
).
特定网络阳离子如有更改，恕不另行通知。
绝对最大额定值*
订购指南
VCC与PGND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+7 V
BST到PGND。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.3 V至+30 V
BST到SW 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+7 V
申银万国PGND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -2.0 V至+25 V
OVPSET到PGND。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+10 V
SD ，
IN，
DRVLSD
到GND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.3 V至7.3 V
GND为地线。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
±
0.3 V
工作环境温度范围。 。 。 。 。 。 。 0 ° C至85°C
工作结温范围。 。 。 。 。 。 0 ° C至125°C
θ
JA
。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 155 ° C / W
θ
JC
。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 40 ° C / W
存储温度范围。 。 。 。 。 。 。 。 。 。 。 。 -65∞C至+ 150∞C
引线温度（焊接， 10秒） 。 。 。 。 。 。 。 。 。 。 。 。 。 300℃
*这是一个额定值;超出这些限制的操作可能会导致设备
永久损坏。
模型
ADP3410KRU
温度
范围
0 ° C至85°C
包
描述
包
选项
薄型小RU- 14
外形封装
(TSSOP-14)
小心
ESD （静电放电）敏感器件。静电荷高达4000 V容易
积聚在人体和测试设备，可排出而不被发现。
虽然ADP3410具有专用ESD保护电路，可能永久的损坏
发生在经受高能量静电放电设备。因此，适当的ESD
预防措施建议，以避免性能下降或功能丧失。
警告！
ESD敏感器件
第0版
–3–
ADP3410
引脚功能描述
针
1
助记符
OVPSET
功能
过压关断检测输入。当该引脚上述特定网络版驱动阈值时关闭
老了。它是一个高阻抗的比较器输入，使外部电阻分压器可用于按比例缩放
控制电压OVP 。
关机。高时，此引脚能够进行正常操作。当低， VCCGD ， DRVH和DRVL是
强制低电源电流（ ICC
Q
）最小为特定网络版。
信号地。将输入信号和电容器在DLY应密切参考此接地。
TTL电平的输入信号，其具有驱动器输出的主控制。
同步整流器器启用。当低，该信号势力DRVL低。的传播延迟时间是上
的，对于主输入信号的顺序，所以它可以用于DRVL的实时调制控制。
当
DRVLSD
高， DRVL启用和受控。
从低到高过渡延迟。电容器从这个引脚到地的程序的传播延迟
从关断下部FET的开启，在上FET的。通式为低 - 高 - 过渡
延迟是DLY = C
DLY
×
（ 1纳秒/ PF ） + 20纳秒。为导通的上FET的上升时间不包含在
式。
V
CC
不错。该引脚指示欠压闭锁的状态。当V
CC
对于足够高的
装置退出UVLO模式中， VCCGD端子被上拉至V
CC
与特定网络版低阻抗。这
信号是能够作为开关电源轨对外部电路的，因为它可以源10毫安和
沉10
A.
输入电源。该引脚应被绕过和PGND 1
F
陶瓷电容器。
同步整流器驱动器。输出驱动器的低端（同步整流器ER ） FET 。
电源地。应密切连接到下面的FET的源极。
同步整流器器监控。当
DRVLSD
高， SRMON如下DRVL 。当
DRVLSD
is
低， SRMON高。 TTL型输出。
该引脚被连接到降压切换节点，靠近上面的FET的源极。它是浮动收益
对于上面的FET驱动信号。另外，它是用来监视开关电压，以防止导通的
较低的FET ，直到电压低于 1 V.因此，高 - 低 - 转换延迟在此引脚决定
根据操作条件。该引脚可承受电压低至2 V以下PGND 。
降压驱动器。输出驱动器上（降压） FET 。
浮动自举电源的上部FET 。连接BST和SW引脚之间的电容持有
这个自举电压高侧FET ，因为它切换。电容器应之间选择
0.1
F
1
F.
2
3
4
5
SD
GND
IN
DRVLSD
6
DLY
7
VCCGD
8
9
10
11
12
VCC
DRVL
保护地
SRMON
SW
13
14
DRVH
BST
引脚配置
OVPSET
SD
GND
IN
DRVLSD
DLY
VCCGD
1
2
3
4
5
6
7
14
13
12
11
10
9
8
BST
DRVH
SW
SRMON
保护地
DRVL
VCC
ADP3410
–4–
第0版
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