ADC12DS065 / ADC12DS080 / ADC12DS095 / ADC12DS105双通道12位A / D转换器
超前信息
2007年2月
ADC12DS065/ADC12DS080/ADC12DS095/ADC12DS105
双12位， 65/80/95/105 MSPS A / D转换器，串行
LVDS输出
概述
注：这是产品的高级信息电流 -
LY发展。所有规格的设计目标
并有可能发生变化。
该ADC12DS065 ， ADC12DS080 ， ADC12DS095 ，和管理者
C12DS105是高性能CMOS模拟 - 数字
能够将两个模拟输入信号转换成转换器的
速率的12位数字字，最多65/80/95/105兆样本
每秒（ MSPS ）分别。数字输出为SE-
rialized并提供了LVDS差分信号对。这些
转换器采用差分流水线架构，具有数字化
纠错和一个片上采样和保持电路，以
最小化功耗和外部元件
算，同时提供出色的动态性能。一
独特的采样和保持阶段产生一个全功率带宽
的1千兆赫。该ADC12DS065 / 080 / 095 / 105可以操作
从+ 3.3V单电源供电，功耗低。
电源关断功能可降低功耗，以
非常低的水平，同时仍允许快速唤醒时间来充分
操作。差分输入端提供2V满量程昼夜温差
髓鞘输入摆幅。一个稳定的1.2V内部基准电压源
被提供，或者ADC12DS065 / 080 / 095 / 105 ，可运行
ated与外部参考电压为1.2V 。输出数据格式
（偏移二进制与2的补码）和占空比stabi-
lizer是引脚可选的。占空比稳定器维护
性能在很宽范围的时钟占空比。
该ADC12DS065 / 080 / 095 / 105可在一个60引脚LLP
封装，工作在工业级温度范围
-40 ° C至+ 85°C 。
特点
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1 GHz的全功率带宽
内部采样和保持电路和精度参考
低功耗
时钟占空比稳定器
+ 3.3V单电源供电
偏移二进制或二进制补码输出数据格式
串行LVDS输出
60引脚的LLP封装（ 9x9x0.8mm ， 0.5毫米引脚间距）
关键的特定连接的阳离子
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对于ADC12DS105
决议
转化率
SNR （F
IN
= 240兆赫）
SFDR （F
IN
= 240兆赫）
全功率带宽
耗电量
12位
105 MSPS
67 dBFS的（典型值）
83 dBFS的（典型值）
1千兆赫（典型值）
1060毫瓦（典型值）
应用
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高IF采样接收器
无线基站的接收器
测试和测量设备
通信仪器仪表
便携式仪表
接线图
20211701
2007美国国家半导体公司
202117
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ADC12DS065/ADC12DS080/ADC12DS095/ADC12DS105
框图
20211702
订购信息
工业（ -40°C
≤
T
A
≤
+85°C)
ADC12DS065CISQ
ADC12DS080CISQ
ADC12DS095CISQ
ADC12DS105CISQ
包
60引脚的LLP
60引脚的LLP
60引脚的LLP
60引脚的LLP
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2
ADC12DS065/ADC12DS080/ADC12DS095/ADC12DS105
引脚说明和等效电路
PIN号
模拟量I / O
3
13
V
IN
A+
V
IN
B+
差分模拟输入引脚。差分满量程输入信号
等级为2V
P-P
与围绕一个共同的每个输入引脚的信号
模式电压V
CM
.
符号
等效电路
描述
2
14
V
IN
A-
V
IN
B-
5
11
7
9
V
RP
A
V
RP
B
V
CMO
A
V
CMO
B
V
RN
A
V
RN
B
6
10
这些引脚应各自旁路AGND与低ESL
（等效串联电感） 1 μF的电容放在非常接近
引脚以减少杂散电感。 0201尺寸0.1 μF的电容
应放在V之间
RP
和V
RN
尽量靠近引脚
可能的话，和一个1 μF电容应放置在平行。
V
RP
和V
RN
不应该被加载。 V
CMO
可加载至1mA
用作温度稳定的1.5V参考。
它建议使用V
CMO
以提供共模
电压，V
CM
，对于差分模拟输入。
参考电压。该器件提供了一个内部开发
参考电压为1.2V 。当使用内部基准，V
REF
应
耦至AGND与0.1 μF和一个1μF的低等效串联
电感（ESL）电容器。
该引脚可以驱动一个外部1.2V参考电压。
该引脚不应该被用来源出或吸入电流。
LVDS驱动器的偏置电阻从这个引脚到模拟应用
地面上。标称值为3.6KΩ
时钟输入引脚。
所述模拟输入进行采样，在时钟输入的上升沿。
59
V
REF
29
数字I / O
18
LVDS_BIAS
CLK
28
Reset_DLL
Reset_DLL输入。这个引脚通常较低。如果输入时钟
频率急剧变化时，内部定时电路可
被解锁。周期该引脚为高电平1微秒重新锁
该DLL 。 DLL将在后几微秒锁定
Reset_DLL断言。
19
作者/ DCS
这是一个四态端子控制输入时钟模式和输出
数据格式。
作者/ DCS = V
A
，输出数据格式是2的补码，而不税
循环稳定施加到所述输入时钟
作者/ DCS = AGND ，输出数据格式为偏移二进制，无税
循环稳定施加到所述输入时钟。
作者/ DCS = （ 2/3） * V
A
，输出数据为2的补码与占空比
稳定施加到所述输入时钟
作者/ DCS = （ 1/3） * V
A
，输出数据为偏移二进制占空比
稳定施加到所述输入时钟。
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ADC12DS065/ADC12DS080/ADC12DS095/ADC12DS105
PIN号
57
20
符号
PD_A
PD_B
等效电路
描述
这是一种双态输入控制关机。
PD = V
A
，掉电启用和功耗的降低。
PD = AGND ，正常运行。
测试模式。当此信号为高电平，固定测试模式
（ 101001100011 MSB - >lsb ）是源自于数据输出。
与该信号置为无效低电平时，设备处于正常工作
模式。注意：该信号没有任何影响时SPI_EN是高和
SPI接口使能。
文字对齐方式。
在单通道模式下，该引脚必须设置为逻辑0 。
只有双车道模式下，当此信号为逻辑0的串行数据
字由半字偏移。与该信号为逻辑1的序列
数据字被相互对准。
注意：该信号没有任何影响时SPI_EN是高和SPI的
接口使能。
双车道配置。双通道模式被选择时，
此信号为逻辑0 。与该信号为逻辑1 ，所有的数据是了源代码
在单个车道（ SD1_x ），用于每个通道。注意：此信号具有
没有效果时SPI_EN高， SPI接口被使能。
串行时钟。这对差分LVDS信号提供
串行时钟是同步的串行数据输出。有一点
串行数据被设置在每一个的活性的串行数据输出
与此时钟的每个下降沿和上升沿。用户具有
能力来设置时钟的位置在任一数据比特边
小区的边界时（0度相位）或者在数据比特单元的中心
的边界时（ 180度相） 。这个差动输出总是
在设备通电启用。在掉电模式下，该
输出逻辑低状态保持。一个100欧姆的终端电阻
必须始终使用此对信号之间在远端
传输线。
串行数据帧。这对差分LVDS信号转换
在串行数据字边界值。该SD1_A +/-和SD1_B +/-
输出字总是开始与帧信号的上升沿。
帧信号的下降沿定义串行的开始
数据字呈现在SD0_A +/-和SD0_B +/-信号对
在双车道的模式。该差分输出始终处于启用状态
当设备加电。在关断模式下，该输出
在逻辑低电平状态。一个100欧姆的终端电阻必须始终
可使用此对信号之间在所述远端
传输线。
27
TEST
47
WAM
48
DLC
45
44
OUTCLK +
OUTCLK-
43
42
FRAME +
框架
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ADC12DS065/ADC12DS080/ADC12DS095/ADC12DS105
PIN号
符号
等效电路
描述
串行数据输出1通道答：这是一个差分LVDS对
对信号进行A通道ADC的输出序列化形式。
串行数据被提供同步与OUTCLK输出。
在单通道模式下每个样本的输出中提供
继承。在双轨模式每隔一个采样输出
设在此输出。该差分输出始终处于启用状态
当设备加电。在关断模式下，该输出
保持最后的逻辑状态。一个100欧姆的终端电阻必须
始终使用此对信号之间在所述远端
传输线。
串行数据输出1通道B.这是一个差分LVDS对
信号承载通道B ADC的输出序列化形式。
串行数据被提供同步与OUTCLK输出。
在单通道模式下每个样本的输出中提供
继承。在双轨模式每隔一个采样输出
设在此输出。该差分输出始终处于启用状态
当设备加电。在关断模式下，该输出
保持最后的逻辑状态。一个100欧姆的终端电阻必须
始终使用此对信号之间在所述远端
传输线。
串行数据输出0通道答：这是一个差分LVDS对
携带A通道ADC的采样交替“的输出信号
在双轨模式序列化形式。设置串行数据
同步的与OUTCLK输出。在单通道模式下，该
差分输出是在高阻抗状态中。这种差别
在设备通电的输出始终处于启用状态。在加电
关断模式，该输出保持最后的逻辑状态。一个100欧姆
终端电阻必须始终这对之间使用
在传输线的远端信号。
串行数据输出0通道B.这是一个差分LVDS对
携带B通道ADC的采样交替“的输出信号
在双轨模式序列化形式。设置串行数据
同步的与OUTCLK输出。在单通道模式下，该
差分输出是在高阻抗状态中。这种差别
在设备通电的输出始终处于启用状态。在加电
关断模式，该输出保持最后的逻辑状态。一个100欧姆
终端电阻必须始终这对之间使用
在传输线的远端信号。
SPI使能： SPI接口时启用该信号
置为高电平。在这种情况下，直接控制管脚没有任何效果。
当此信号无效时， SPI接口禁用，
直接控制销被启用。
串行芯片选择：当此信号被置SCLK用于
接受SDI输入的串行数据存在并到源序列
在SDO输出数据。当此信号无效时， SDI
输入被忽略， SDO输出是三态模式。
串行时钟：串行数据移入和移出器件
同步的与该时钟信号。
串行数据输入：串行数据移入器件在这个引脚
而SCSB信号被确认。
38
37
SD1_A+
SD1_A-
34
33
SD1_B+
SD1_B-
36
35
SD0_A+
SD0_A-
32
31
SD0_B+
SD0_B-
56
SPI_EN
55
SCSB
52
54
SCLK
SDI
5
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