ADC08DL502低功耗， 8位，双路500 MSPS A / D转换器
2012年3月23日
ADC08DL502
低功耗， 8位，双路500 MSPS A / D转换器
概述
该ADC08DL502是一款双通道，低功耗，高性能，
CMOS模拟 - 数字转换器。该ADC08DL502 digi-
tizes信号， 8位分辨率，采样速率高达500
MSPS 。耗时一个典型的1.2瓦解复用模式下
从一个单一的1.9伏电源500 MSPS的，该装置是瓜尔
及担在整个工作具有无失码
温度范围。独特的折叠和内插AR-
民族形式，全差分比较器的设计， inno-
内部采样和保持放大器的vative设计和
校准计划，使所有DY-一个非常平坦的响应
超出奈奎斯特动力学参数，产生一个高7.5
位（ ENOB ）与125 MHz的输入信号的有效位数
和一个500MHz的采样率，同时提供一个10
18
CODE
错误率（ C.E.R. ）
该转换器的典型功耗为3.3毫瓦的功率下
模式，可在无铅144引脚LQFP和OP-
erates在修改后的工业（ -40°C
≤
T
A
≤
+70°C)
温度范围。
特点
■
单+ 1.9V ± 0.1V操作
■
占空比校正的采样时钟
关键的特定连接的阳离子
■
■
■
■
■
■
决议
最大转换速率
代码错误率
ENOB @ 125 MHz输入
DNL
耗电量
—
工作在1：2解复用输出
—
掉电模式
8位
500 MSPS
10
18
（典型值）
7.5位（典型值）
± 0.15 LSB （典型值）
1.25W （典型值）
3.3毫瓦（典型值）
应用
■
■
■
■
■
卫星调制解调器
数字示波器
直接RF下变频
通信系统
测试仪表
订购信息
工业级温度范围（ -40°C <牛逼
A
< + 70 ° C）
ADC08DL502CIVV/NOPB
NS封装
无铅144引脚LQFP
框图
30174153
2012德州仪器
301741 SNAS582
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ADC08DL502
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值和串行接口的时钟。配合本
引脚为高电平正常差分DCLK和数据的幅度。
地面该引脚为降低差分输出幅度
并减少功率消耗。当扩展
控制模式被激活时，此引脚用作输入SCLK
这在串行数据时钟。 OUTV功能性： （注
16)
在PDQ引脚上的逻辑高电平使只有"Q" ADC进入
掉电模式。 PDQ功能（注：
16)
5
OUTV / SCLK
31
PDQ
6
OutEdge / DDR /
SDATA
DCLK边沿选择，双倍数据速率启用和串行
数据输入。该输入设置DCLK +的输出边缘
其中输出数据的转换。当该引脚悬空或
连接于1/2电源电压，DDR时钟是
启用。当启用扩展控制模式，此
引脚用作SDATA输入。 OutEdge功能：
（注
16)
17
DCLK_RST /
DCLK_RST +
DCLK复位。当单端DCLK_RST被选中
浮动或设置销58的逻辑高电平，在此提供一个正脉冲
引脚用于复位和同步的DCLK的输出
多个转换器。当差DCLK_RST是
通过设置引脚58的逻辑低电平选择，该引脚接收
差分脉冲信号的正极性用于重置
并同步多个转换器的DCLK输出。
DCLK_RST ， DCLK_RST +功能（注：
16)
掉电引脚。在PD引脚上的逻辑高电平使整个
器件进入掉电模式。 PD的功能性： （注
16)
校准周期启动。最少吨
CAL_L
输入时钟
循环逻辑低后跟一个最小的t
CAL_H
输入时钟
次高该引脚上启动校准过程。
28
PD
32
CAL
3
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ADC08DL502
引脚功能
PIN号
符号
等效电路
描述
满量程范围选择，替代扩展控制启用
和DCLK_RST- 。该引脚有三个功能。它可以
有条件地控制ADC满量程电压，使
扩展控制模式，或成为负极
差分对中的差分DCLK_RST模式的信号。
如果引脚58和引脚47顷浮动或逻辑高电平时，此引脚可
用于设置的满量程范围或可以作为一个
另一种扩展控制使能引脚。当作为用于
FSR引脚，该引脚上的逻辑低电平设置满量程差分
输入范围向减小的V
IN
输入电平。逻辑高电平在这
销设置满量程差分输入范围以一个较高的V
IN
输入电平。由此，以使扩展控制模式，
串行接口和控制寄存器采用，使
该引脚悬空或接到等于V的电压
A
/ 2 。记
该引脚47的覆盖扩展控制使能该引脚。
当58脚保持在逻辑低电平时，此引脚充当
DCLK_RST-引脚。当差DCLK_RST模式，
没有针控制的FSR和满刻度范围是
默认为较高的V
IN
输入电平。 FSR ， ALT_ECE ，
DCLK_RST-功能性： （注
16)
延迟校准和串行接口芯片选择。有
逻辑高或低的上销16 ，并且在销47为逻辑高，这
引脚用作校准延迟，并设置数
开机后输入时钟校准周期开始之前
与16引脚悬空，并在47引脚为逻辑低电平时，此引脚行为
为使能引脚串行接口输入和CalDly
值变为"0" （短延迟了很久没有规定
电校准延迟）。 CalDly功能性： （注
16)
16
FSR / ALT_ECE /
DCLK_RST-
141
CalDly / SCS
20
21
CLK +
CLK “
LVDS时钟输入引脚的ADC。差分时钟
信号必须是交流连接到这些引脚。该输入信号是
采样在CLK +的下降沿。
V
IN
I+
V
IN
I
模拟信号输入到ADC。差分满量程
这个输入的输入范围是可编程的使用FSR引脚
在正常模式下输入满量程电压调整16
登记在扩展控制模式。参考于V
IN
规范在转换器的电气特性
满量程输入范围中的通常模式。
13
12
24
25
V
IN
Q+
V
IN
Q
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4
ADC08DL502
引脚功能
PIN号
符号
等效电路
描述
共模电压。该引脚为共模
在直流输出耦合模式和也用作交流
耦合模式选择引脚。当直流耦合的情况下，该
在这个引脚上的电压的输出要求是共模
输入电压V
IN
+和V
IN
- 当直流耦合被使用。
该引脚应接地，当交流耦合被用于在
模拟输入。该引脚能够输出或者吸收的
100
μA.
带隙电压输出能力100
μA
源/汇和
可以驱动负载高达80 pF的。 V
BG
功能性： （注
16)
9
V
CMO
33
V
BG
140
CalRun
校准运行指示。该引脚为逻辑高电平
当校准运行。 CalRun功能性： （注
16)
34
R
EXT
外部偏置电阻连接。标称值为4.7 kΩ的
（ ± 0.1％）接地。
40
41
Tdiode_P
Tdiode_N
温度二极管正极（阳极）和负
（阴极） 。这些引脚可被用于模具温度
测量，但没有指定精度暗示或
保证。从相邻的输出数据的噪声耦合
信号已被证明影响温度
使用此功能的测量。 Tdiode_P ， Tdiode_N
功能性： （注
16)
扩展控制使能。该引脚总是能够和
禁用扩展控制使能。当该引脚置逻辑
高，扩展控制模式处于非活动状态以及所有控制
该设备必须通过唯一的控制引脚。当它被设置
逻辑低，扩展控制模式是有效的。该引脚
用针将覆盖扩展控制使能信号集
16.
DCLK_RST选择。该引脚选择DCLK是否
复位用单端或差分信号。当此
脚悬空或逻辑高， DCLK_RST操作
单端和引脚16作为FSR / ALT_ECE 。当
该引脚为逻辑低电平时， DCLK_RST操作变得
差分对管脚功能17 （ DCLK_RST + ）和引脚
16 （ DCLK_RST- ） 。当差DCLK_RST模式，
没有针控制的FSR和满刻度范围是
默认为较高的V
IN
输入电平。当引脚47集
逻辑低，扩展控制模式被激活和全双工
刻度电压调整寄存器可以被编程。
DRST_SEL功能性： （注
16)
47
ECE
58
DRST_SEL
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