ADC08D500高性能，低功耗，双路，8位， 500 MSPS A / D转换器
2009年4月20日
ADC08D500
高性能，低功耗，双路，8位， 500 MSPS A / D
变流器
概述
该ADC08D500是一款双通道，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达800 MSPS位分辨率。消费
一个典型的1.4从单1.9伏电源瓦在500 MSPS，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和IN-
terpolating架构，完全差分比较DE-
签署，内部采样和保持的创新设计
放大器和自校准方案使一个非常平坦
超过奈奎斯特所有动态参数的响应，生产
荷兰国际集团高7.5 ENOB具有250MHz的输入信号和一个500
同时提供了10MHz的采样率
-18
B.E.R.输出换
抠图为偏移二进制和LVDS数字输出
符合IEEE 1596.3-1996兼容，除的
0.8V和1.2V之间可调共模电压。
每个转换有一个1 ： 2解复用器的饲料两组LVDS
总线和降低输出数据速率每个总线上的一半
采样率。两个转换器可以被交织并
用作单个1 GSPS ADC。
该转换器的典型功耗小于3.5毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
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内部采样和保持
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
交错模式的2倍采样率
多ADC同步功能
保证无失码
对扩展的控制串行接口
输入满量程范围和偏移微调
占空比校正的采样时钟
关键的特定连接的阳离子
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决议
最大转换速率
误码率
ENOB @ 250 MHz输入
DNL
耗电量
—
操作
—
掉电模式
8位
500 MSPS （分钟）
10
-18
（典型值）
7.5位（典型值）
± 0.15 LSB （典型值）
1.4 W（典型值）
3.5毫瓦（典型值）
应用
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直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
2009美国国家半导体公司
201214
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ADC08D500
订购信息
工业级温度范围（ -40°C <牛逼
A
< + 85°C ）
ADC08D500CIYB
ADC08D500DEV
NS封装
128引脚裸露焊盘LQFP
开发板
引脚配置
20121401
*在包装背面的裸露焊盘必须焊接到接地平面，以确保达到额定性能。
3
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ADC08D500
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
3
OUTV / SCLK
输出电压幅值和串行接口的时钟。配合这个引脚
高正常差分DCLK和数据的幅度。该地
销的降低差分输出的幅度和减小的功率
消费。参见1.1.6节。当在扩展控制模式
启用时，此引脚用作SCLK输入该钟表的
串行数据。详情请参考1.2的扩展控制细节
模式。参见第1.3串行接口的描述。
4
OutEdge / DDR /
SDATA
DCLK边沿选择，双倍数据速率开启和串行数据
输入。这个输入设置DCLK +的输出边缘，这时，输出
数据转换。 （见1.1.5.2 ） 。当该引脚悬空或
连接于1/2电源电压，DDR时钟使能。
在扩展控制模式被激活，此引脚用作
在SDATA输入。详情请参考1.2的扩展的细节
控制模式。参见第1.3串行的说明
界面。
15
DCLK_RST
DCLK复位。该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。参见第1.5节
为详细的描述。
掉电引脚。在PD引脚上的逻辑高电平使整个设备
进入掉电模式。
校准周期启动。最低80输入时钟周期的逻辑
低后跟最少80个输入时钟周期高有关此
引脚启动自校准序列。参见第2.4.2节为
供的描述概述的自校准和第2.4.2.2
命令响应校准。
26
PD
30
CAL
29
PDQ
在PDQ引脚上的逻辑高电平使只有"Q" ADC插入电源
掉电模式。
14
FSR / ECE
满量程范围选择和扩展控制使能。在非
扩展控制模式下，该引脚为逻辑低电平设置满量程
差分输入范围为650毫伏
P-P
。在这个引脚设置为逻辑高电平
满量程差分输入范围到870毫伏
P-P
。参见第
1.1.4 。启用扩展控制模式，由此将串行
接口和控制寄存器采用，使该引脚悬空
或将其连接到等于V的电压
A
/ 2 。详情请参考1.2
在扩展控制模式的信息。
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ADC08D500
引脚功能
PIN号
符号
等效电路
描述
校准延迟，双沿采样和串行接口芯片
选择。用逻辑高或低引脚14 ，此引脚用作
校准延迟并设置开机后的时钟周期数
高达校准开始之前（参见1.1.1节） 。随着销14
浮动，此引脚用作使能引脚串行接口输入
和CalDly值变为0B （短延时，无规定
对于很长的电校准延迟）。当该引脚悬空或
连接到等于V的电压
A
/ 2 ， DES （双沿采样）
模式被选择，其中"I"输入进行采样以两倍的时钟
率和"Q"输入被忽略。参见第1.1.5.1 。
127
CalDly / DES /
SCS
18
19
CLK +
CLK-
LVDS时钟输入引脚的ADC。差分时钟信号
必须交流连接到这些引脚。该输入信号被采样
CLK +的下降沿。参见第1.1.2的说明
获取输入和2.3节所述时钟的概述
输入。
11
10
.
22
23
V
IN
I+
V
IN
I
.
V
IN
Q+
V
IN
Q
模拟信号输入到ADC。差分满量程输入
范围为650毫伏
P-P
当FSR引脚为低电平，或者870毫伏
P-P
当
在FSR引脚为高电平。
7
V
CMO
共模电压。该引脚在共模输出
直流耦合模式和也用作交流耦合方式
选择引脚。当直流耦合的情况下，在此电压输出
针需要是在V的共模输入电压
IN
+和
V
IN
- 当直流耦合被使用。该引脚应接地
当交流耦合被用于在模拟输入端。该引脚可
采购或沉没100
μA.
参见第2.2节。
带隙电压输出能力100
μA
源/汇。
31
V
BG
126
CalRun
校准运行指示。该引脚为逻辑高电平时
校准运行。
5
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