ADC08D500高性能，低功耗，双路，8位， 500 MSPS A / D转换器
2009年4月20日
ADC08D500
高性能，低功耗，双路，8位， 500 MSPS A / D
变流器
概述
该ADC08D500是一款双通道，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达800 MSPS位分辨率。消费
一个典型的1.4从单1.9伏电源瓦在500 MSPS，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和IN-
terpolating架构，完全差分比较DE-
签署，内部采样和保持的创新设计
放大器和自校准方案使一个非常平坦
超过奈奎斯特所有动态参数的响应，生产
荷兰国际集团高7.5 ENOB具有250MHz的输入信号和一个500
同时提供了10MHz的采样率
-18
B.E.R.输出换
抠图为偏移二进制和LVDS数字输出
符合IEEE 1596.3-1996兼容，除的
0.8V和1.2V之间可调共模电压。
每个转换有一个1 ： 2解复用器的饲料两组LVDS
总线和降低输出数据速率每个总线上的一半
采样率。两个转换器可以被交织并
用作单个1 GSPS ADC。
该转换器的典型功耗小于3.5毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
■
■
■
■
■
■
■
■
■
内部采样和保持
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
交错模式的2倍采样率
多ADC同步功能
保证无失码
对扩展的控制串行接口
输入满量程范围和偏移微调
占空比校正的采样时钟
关键的特定连接的阳离子
■
■
■
■
■
■
■
决议
最大转换速率
误码率
ENOB @ 250 MHz输入
DNL
耗电量
—
操作
—
掉电模式
8位
500 MSPS （分钟）
10
-18
（典型值）
7.5位（典型值）
± 0.15 LSB （典型值）
1.4 W（典型值）
3.5毫瓦（典型值）
应用
■
■
■
■
■
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
2009美国国家半导体公司
201214
www.national.com
ADC08D500
订购信息
工业级温度范围（ -40°C <牛逼
A
< + 85°C ）
ADC08D500CIYB
ADC08D500DEV
NS封装
128引脚裸露焊盘LQFP
开发板
引脚配置
20121401
*在包装背面的裸露焊盘必须焊接到接地平面，以确保达到额定性能。
3
www.national.com
ADC08D500
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
3
OUTV / SCLK
输出电压幅值和串行接口的时钟。配合这个引脚
高正常差分DCLK和数据的幅度。该地
销的降低差分输出的幅度和减小的功率
消费。参见1.1.6节。当在扩展控制模式
启用时，此引脚用作SCLK输入该钟表的
串行数据。详情请参考1.2的扩展控制细节
模式。参见第1.3串行接口的描述。
4
OutEdge / DDR /
SDATA
DCLK边沿选择，双倍数据速率开启和串行数据
输入。这个输入设置DCLK +的输出边缘，这时，输出
数据转换。 （见1.1.5.2 ） 。当该引脚悬空或
连接于1/2电源电压，DDR时钟使能。
在扩展控制模式被激活，此引脚用作
在SDATA输入。详情请参考1.2的扩展的细节
控制模式。参见第1.3串行的说明
界面。
15
DCLK_RST
DCLK复位。该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。参见第1.5节
为详细的描述。
掉电引脚。在PD引脚上的逻辑高电平使整个设备
进入掉电模式。
校准周期启动。最低80输入时钟周期的逻辑
低后跟最少80个输入时钟周期高有关此
引脚启动自校准序列。参见第2.4.2节为
供的描述概述的自校准和第2.4.2.2
命令响应校准。
26
PD
30
CAL
29
PDQ
在PDQ引脚上的逻辑高电平使只有"Q" ADC插入电源
掉电模式。
14
FSR / ECE
满量程范围选择和扩展控制使能。在非
扩展控制模式下，该引脚为逻辑低电平设置满量程
差分输入范围为650毫伏
P-P
。在这个引脚设置为逻辑高电平
满量程差分输入范围到870毫伏
P-P
。参见第
1.1.4 。启用扩展控制模式，由此将串行
接口和控制寄存器采用，使该引脚悬空
或将其连接到等于V的电压
A
/ 2 。详情请参考1.2
在扩展控制模式的信息。
www.national.com
4
ADC08D500
引脚功能
PIN号
符号
等效电路
描述
校准延迟，双沿采样和串行接口芯片
选择。用逻辑高或低引脚14 ，此引脚用作
校准延迟并设置开机后的时钟周期数
高达校准开始之前（参见1.1.1节） 。随着销14
浮动，此引脚用作使能引脚串行接口输入
和CalDly值变为0B （短延时，无规定
对于很长的电校准延迟）。当该引脚悬空或
连接到等于V的电压
A
/ 2 ， DES （双沿采样）
模式被选择，其中"I"输入进行采样以两倍的时钟
率和"Q"输入被忽略。参见第1.1.5.1 。
127
CalDly / DES /
SCS
18
19
CLK +
CLK-
LVDS时钟输入引脚的ADC。差分时钟信号
必须交流连接到这些引脚。该输入信号被采样
CLK +的下降沿。参见第1.1.2的说明
获取输入和2.3节所述时钟的概述
输入。
11
10
.
22
23
V
IN
I+
V
IN
I
.
V
IN
Q+
V
IN
Q
模拟信号输入到ADC。差分满量程输入
范围为650毫伏
P-P
当FSR引脚为低电平，或者870毫伏
P-P
当
在FSR引脚为高电平。
7
V
CMO
共模电压。该引脚在共模输出
直流耦合模式和也用作交流耦合方式
选择引脚。当直流耦合的情况下，在此电压输出
针需要是在V的共模输入电压
IN
+和
V
IN
- 当直流耦合被使用。该引脚应接地
当交流耦合被用于在模拟输入端。该引脚可
采购或沉没100
μA.
参见第2.2节。
带隙电压输出能力100
μA
源/汇。
31
V
BG
126
CalRun
校准运行指示。该引脚为逻辑高电平时
校准运行。
5
www.national.com
ADC08D500高性能，低功耗，双路，8位， 500 MSPS A / D转换器
2008年3月11日
ADC08D500
高性能，低功耗，双路，8位， 500 MSPS A / D
变流器
概述
该ADC08D500是一款双通道，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达800 MSPS位分辨率。消费
一个典型的1.4从单1.9伏电源瓦在500 MSPS，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和IN-
terpolating架构，完全差分比较DE-
签署，内部采样和保持的创新设计
放大器和自校准方案使一个非常平坦
超过奈奎斯特所有动态参数的响应，生产
荷兰国际集团高7.5 ENOB具有250MHz的输入信号和一个500
同时提供了10MHz的采样率
-18
B.E.R.输出换
抠图为偏移二进制和LVDS数字输出
符合IEEE 1596.3-1996兼容，除的
0.8V和1.2V之间可调共模电压。
每个转换有一个1 ： 2解复用器的饲料两组LVDS
总线和降低输出数据速率每个总线上的一半
采样率。两个转换器可以被交织并
用作单个1 GSPS ADC。
该转换器的典型功耗小于3.5毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
■
■
■
■
■
■
■
■
■
内部采样和保持
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
交错模式的2倍采样率
多ADC同步功能
保证无失码
对扩展的控制串行接口
输入满量程范围和偏移微调
占空比校正的采样时钟
关键的特定连接的阳离子
■
■
■
■
■
■
■
决议
最大转换速率
误码率
ENOB @ 250 MHz输入
DNL
耗电量
—
操作
—
掉电模式
8位
500 MSPS （分钟）
10
-18
（典型值）
7.5位（典型值）
± 0.15 LSB （典型值）
1.4 W（典型值）
3.5毫瓦（典型值）
应用
■
■
■
■
■
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
框图
20121453
2008美国国家半导体公司
201214
www.national.com
ADC08D500
订购信息
工业级温度范围（ -40°C <牛逼
A
< + 85°C ）
ADC08D500CIYB
ADC08D500EVAL
NS封装
128引脚裸露焊盘LQFP
评估板
引脚配置
20121401
*在包装背面的裸露焊盘必须焊接到接地平面，以确保达到额定性能。
www.national.com
2
ADC08D500
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
3
OUTV / SCLK
输出电压幅值和串行接口的时钟。配合这个引脚
高正常差分DCLK和数据的幅度。该地
销的降低差分输出的幅度和减小的功率
消费。参见1.1.6节。当在扩展控制模式
启用时，此引脚用作SCLK输入该钟表的
串行数据。详情请参考1.2的扩展控制细节
模式。参见第1.3串行接口的描述。
4
OutEdge / DDR /
SDATA
DCLK边沿选择，双倍数据速率开启和串行数据
输入。这个输入设置DCLK +的输出边缘，这时，输出
数据转换。 （见1.1.5.2 ） 。当该引脚悬空或
连接于1/2电源电压，DDR时钟使能。
在扩展控制模式被激活，此引脚用作
在SDATA输入。详情请参考1.2的扩展的细节
控制模式。参见第1.3串行的说明
界面。
15
DCLK_RST
DCLK复位。该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。参见第1.5节
为详细的描述。
掉电引脚。在PD引脚上的逻辑高电平使整个设备
进入掉电模式。
校准周期启动。最低80输入时钟周期的逻辑
低后跟最少80个输入时钟周期高有关此
引脚启动自校准序列。参见第2.4.2节为
供的描述概述的自校准和第2.4.2.2
命令响应校准。
26
PD
30
CAL
29
PDQ
在PDQ引脚上的逻辑高电平使只有"Q" ADC插入电源
掉电模式。
14
FSR / ECE
满量程范围选择和扩展控制使能。在非
扩展控制模式下，该引脚为逻辑低电平设置满量程
差分输入范围为650毫伏
P-P
。在这个引脚设置为逻辑高电平
满量程差分输入范围到870毫伏
P-P
。参见第
1.1.4 。启用扩展控制模式，由此将串行
接口和控制寄存器采用，使该引脚悬空
或将其连接到等于V的电压
A
/ 2 。详情请参考1.2
在扩展控制模式的信息。
3
www.national.com
ADC08D500
引脚功能
PIN号
符号
等效电路
描述
校准延迟，双沿采样和串行接口芯片
选择。用逻辑高或低引脚14 ，此引脚用作
校准延迟并设置开机后的时钟周期数
高达校准开始之前（参见1.1.1节） 。随着销14
浮动，此引脚用作使能引脚串行接口输入
和CalDly值变为0B （短延时，无规定
对于很长的电校准延迟）。当该引脚悬空或
连接到等于V的电压
A
/ 2 ， DES （双沿采样）
模式被选择，其中"I"输入进行采样以两倍的时钟
率和"Q"输入被忽略。参见第1.1.5.1 。
127
CalDly / DES /
SCS
18
19
CLK +
CLK-
LVDS时钟输入引脚的ADC。差分时钟信号
必须交流连接到这些引脚。该输入信号被采样
CLK +的下降沿。参见第1.1.2的说明
获取输入和2.3节所述时钟的概述
输入。
11
10
.
22
23
V
IN
I+
V
IN
I
.
V
IN
Q+
V
IN
Q
模拟信号输入到ADC。差分满量程输入
范围为650毫伏
P-P
当FSR引脚为低电平，或者870毫伏
P-P
当
在FSR引脚为高电平。
7
V
CMO
共模电压。该引脚在共模输出
直流耦合模式和也用作交流耦合方式
选择引脚。当直流耦合的情况下，在此电压输出
针需要是在V的共模输入电压
IN
+和
V
IN
- 当直流耦合被使用。该引脚应接地
当交流耦合被用于在模拟输入端。该引脚可
采购或沉没100
μA.
参见第2.2节。
带隙电压输出能力100
μA
源/汇。
31
V
BG
126
CalRun
校准运行指示。该引脚为逻辑高电平时
校准运行。
www.national.com
4
ADC08D500
引脚功能
PIN号
符号
等效电路
描述
32
R
EXT
外部偏置电阻连接。标称值是3.3K欧姆
（ ± 0.1％）接地。参见第1.1.1节。
34
35
83 / 78
84 / 77
85 / 76
86 / 75
89 / 72
90 / 71
91 / 70
92 / 69
93 / 68
94 / 67
95 / 66
96 / 65
100 / 61
101 / 60
102 / 59
103 / 58
104 / 57
105 / 56
106 / 55
107 / 54
111 / 50
112 / 49
113 / 48
114 / 47
115 / 46
116 / 45
117 / 44
118 / 43
122 / 39
123 / 38
124 / 37
125 / 36
79
80
Tdiode_P
Tdiode_N
DI7- / DQ7-
DI7 + / DQ7 +
DI6- / DQ6-
DI6 + / DQ6 +
DI5- / DQ5-
DI5 + / DQ5 +
DI4- / DQ4-
DI4 + / DQ4 +
DI3- / DQ3-
DI3 + / DQ3 +
DI2- / DQ2-
DI2 + / DQ2 +
DI1- / DQ1-
DI1 + / DQ1 +
DI0- / DQ0-
DI0 + / DQ0 +
DId7- / DQd7-
DId7 + / DQd7 +
DId6- / DQd6-
DId6 + / DQd6 +
DId5- / DQd5-
DId5 + / DQd5 +
DId4- / DQd4-
DId4 + / DQd4 +
DId3- / DQd3-
DId3 + / DQd3 +
DId2- / DQd2-
DId2 + / DQd2 +
DId1- / DQd1-
DID1 + / DQd1 +
DId0- / DQd0-
DID0 + / DQd0 +
OR +
或 -
温度二极管正极（阳极）和负极（阴极）的
模具温度测量。参见2.6.2节。
未延迟的I和Q信道的LVDS数据输出
输出多路分解器。相比与DID和DQD输出，
这些输出代表了以后的样品。这些输出
应始终端接一个100Ω差分电阻。
被一个CLK延迟的I和Q信道的LVDS数据输出
周期中的输出多路分解器。用DI / DQ相比
产出，这些产出所代表的时间较早样本。这些
输出应始终100Ω差分端接
电阻器。
超出范围的输出。差分高，这些引脚说明
差分输入超出范围（超出范围± 325毫伏或
± 435毫伏由FSR的销所定义）。
差分时钟输出用于锁存输出数据。延迟
和非延迟的数据输出被提供同步到这个
信号。这个信号是在1/2的输入时钟速率在SDR模式和
在1/4的输入时钟速率在DDR模式。在DCLK输出
不活跃期间校准周期，因此，这是不
建议将其作为系统时钟。
82
81
DCLK +
DCLK-
5
www.national.com
高性能，低功耗，双路，8位， 500 MSPS A / D转换器
2005年5月
ADC08D500
高性能，低功耗，双路，8位， 500 MSPS A / D
变流器
概述
该ADC08D500是一款双通道，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达800 MSPS位分辨率。 Consum-
从一个单一的1.9伏荷兰国际集团，在500 MSPS的典型1.4瓦
供应，该设备是保证无失码
在整个工作温度范围内。独特的折叠
和内插结构中，完全差动compara-
器的设计，内部的创新设计采样和
保持放大器和自校准方案使一个非常
超过奈奎斯特所有动态参数的反响平平，
产生高7.5 ENOB用250MHz的输入信号和
同时提供了10 500 MHz的采样速率
-18
B.E.R.产量
格式为偏移二进制和LVDS数字输出
符合IEEE 1596.3-1996 ，除的
0.8V和1.2V之间可调共模电压。
每个转换有一个1 ： 2解复用器的饲料两组LVDS
总线和降低输出数据速率每个总线上的一半
采样率。两个转换器可以交错
并用作单个1 GSPS ADC。
该转换器的典型功耗小于3.5毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
n
n
n
n
n
n
n
n
n
内部采样和保持
单+ 1.9V
±
0.1V操作
SDR和DDR输出时钟的选择
交错模式的2倍采样率
多ADC同步功能
保证无失码
对扩展的控制串行接口
输入满量程范围和偏移微调
占空比校正的采样时钟
关键的特定连接的阳离子
n
n
n
n
n
n
决议
最大转换速率
误码率
ENOB
@
250 MHz输入
DNL
耗电量
- 工作
·掉电模式
8位
500 MSPS （分钟）
10
-18
（典型值）
7.5位（典型值）
±
0.15 LSB （典型值）
1.4 W（典型值）
3.5毫瓦（典型值）
应用
n
n
n
n
n
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
框图
20121453
2005美国国家半导体公司
DS201214
www.national.com
ADC08D500
订购信息
工业级温度范围（ -40°C
＆ LT ;
T
A
＆ LT ;
+85C)
ADC08D500CIYB
ADC08D500EVAL
NS封装
128引脚裸露焊盘LQFP
评估板
引脚配置
20121401
*在包装背面的裸露焊盘必须焊接到接地平面，以确保达到额定性能。
www.national.com
2
ADC08D500
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值和串行接口的时钟。配合本
引脚为高电平正常差分DCLK和数据的幅度。
地面该引脚为降低差分输出幅度和
降低功耗。参见1.1.6节。当
扩展控制模式被激活时，此引脚用作
SCLK输入，钟表串行data.See 1.2节
在扩展控制模式的详细信息。参见第1.3
串行接口的描述。
DCLK边沿选择，双倍数据速率开启和串行数据
输入。这个输入设置DCLK +的输出边缘处的
输出数据转换。 （见1.1.5.2 ） 。当该引脚为
浮置或连接到1/2的电源电压，DDR时钟
被使能。当启用扩展控制模式，此
引脚用作SDATA输入。请参见1.2节的详细信息
在扩展控制模式。请参见第1.3节的说明
的串行接口。
DCLK复位。该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。看
第1.5节的详细说明。
掉电引脚。在PD引脚上的逻辑高电平使整个
器件进入掉电模式。在PDQ逻辑高电平
脚放在只有"Q" ADC进入掉电模式。
校准周期启动。最低80输入时钟周期
逻辑低后跟最少80个输入时钟周期高
该引脚上启动自校准序列。参见第
2.4.2自校准的概述和2.4.2.2节
命令响应校准的描述。
满量程范围选择和扩展控制使能。在
非扩展控制模式下，该引脚为逻辑低电平设置
满量程差分输入范围为650毫伏
P-P
。高上的一个逻辑
该引脚设置满量程差分输入范围为870
mV
P-P
。参见1.1.4节。要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到一个电压
等于V
A
/ 2 。请参见1.2节的信息
扩展控制模式。
校准延迟，双沿采样和串行接口
片选。用逻辑高或低引脚14时，该引脚
作为校准延迟，并设置时钟数
周期开始校准前电后（见
1.1.1 ） 。随着14脚悬空，此引脚用作使能引脚
串行接口输入和CalDly值变为0B
（短暂的延迟，没有计提长期电校准
延迟）。当该引脚浮动或连接到一个电压
等于V
A
/ 2 ， DES （双沿采样）模式选择
其中"I"输入进行采样以两倍的时钟速率和
"Q"输入被忽略。参见第1.1.5.1 。
3
OUTV / SCLK
4
OutEdge / DDR
/ SDATA
15
DCLK_RST
26
29
PD
PDQ
30
CAL
14
FSR / ECE
127
CalDly / DES /
SCS
3
www.national.com
高性能，低功耗，双路，8位， 500 MSPS A / D转换器
2005年5月
ADC08D500
高性能，低功耗，双路，8位， 500 MSPS A / D
变流器
概述
该ADC08D500是一款双通道，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达800 MSPS位分辨率。 Consum-
从一个单一的1.9伏荷兰国际集团，在500 MSPS的典型1.4瓦
供应，该设备是保证无失码
在整个工作温度范围内。独特的折叠
和内插结构中，完全差动compara-
器的设计，内部的创新设计采样和
保持放大器和自校准方案使一个非常
超过奈奎斯特所有动态参数的反响平平，
产生高7.5 ENOB用250MHz的输入信号和
同时提供了10 500 MHz的采样速率
-18
B.E.R.产量
格式为偏移二进制和LVDS数字输出
符合IEEE 1596.3-1996 ，除的
0.8V和1.2V之间可调共模电压。
每个转换有一个1 ： 2解复用器的饲料两组LVDS
总线和降低输出数据速率每个总线上的一半
采样率。两个转换器可以交错
并用作单个1 GSPS ADC。
该转换器的典型功耗小于3.5毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
n
n
n
n
n
n
n
n
n
内部采样和保持
单+ 1.9V
±
0.1V操作
SDR和DDR输出时钟的选择
交错模式的2倍采样率
多ADC同步功能
保证无失码
对扩展的控制串行接口
输入满量程范围和偏移微调
占空比校正的采样时钟
关键的特定连接的阳离子
n
n
n
n
n
n
决议
最大转换速率
误码率
ENOB
@
250 MHz输入
DNL
耗电量
- 工作
·掉电模式
8位
500 MSPS （分钟）
10
-18
（典型值）
7.5位（典型值）
±
0.15 LSB （典型值）
1.4 W（典型值）
3.5毫瓦（典型值）
应用
n
n
n
n
n
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
框图
20121453
2005美国国家半导体公司
DS201214
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ADC08D500
订购信息
工业级温度范围（ -40°C
＆ LT ;
T
A
＆ LT ;
+85C)
ADC08D500CIYB
ADC08D500EVAL
NS封装
128引脚裸露焊盘LQFP
评估板
引脚配置
20121401
*在包装背面的裸露焊盘必须焊接到接地平面，以确保达到额定性能。
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2
ADC08D500
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值和串行接口的时钟。配合本
引脚为高电平正常差分DCLK和数据的幅度。
地面该引脚为降低差分输出幅度和
降低功耗。参见1.1.6节。当
扩展控制模式被激活时，此引脚用作
SCLK输入，钟表串行data.See 1.2节
在扩展控制模式的详细信息。参见第1.3
串行接口的描述。
DCLK边沿选择，双倍数据速率开启和串行数据
输入。这个输入设置DCLK +的输出边缘处的
输出数据转换。 （见1.1.5.2 ） 。当该引脚为
浮置或连接到1/2的电源电压，DDR时钟
被使能。当启用扩展控制模式，此
引脚用作SDATA输入。请参见1.2节的详细信息
在扩展控制模式。请参见第1.3节的说明
的串行接口。
DCLK复位。该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。看
第1.5节的详细说明。
掉电引脚。在PD引脚上的逻辑高电平使整个
器件进入掉电模式。在PDQ逻辑高电平
脚放在只有"Q" ADC进入掉电模式。
校准周期启动。最低80输入时钟周期
逻辑低后跟最少80个输入时钟周期高
该引脚上启动自校准序列。参见第
2.4.2自校准的概述和2.4.2.2节
命令响应校准的描述。
满量程范围选择和扩展控制使能。在
非扩展控制模式下，该引脚为逻辑低电平设置
满量程差分输入范围为650毫伏
P-P
。高上的一个逻辑
该引脚设置满量程差分输入范围为870
mV
P-P
。参见1.1.4节。要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到一个电压
等于V
A
/ 2 。请参见1.2节的信息
扩展控制模式。
校准延迟，双沿采样和串行接口
片选。用逻辑高或低引脚14时，该引脚
作为校准延迟，并设置时钟数
周期开始校准前电后（见
1.1.1 ） 。随着14脚悬空，此引脚用作使能引脚
串行接口输入和CalDly值变为0B
（短暂的延迟，没有计提长期电校准
延迟）。当该引脚浮动或连接到一个电压
等于V
A
/ 2 ， DES （双沿采样）模式选择
其中"I"输入进行采样以两倍的时钟速率和
"Q"输入被忽略。参见第1.1.5.1 。
3
OUTV / SCLK
4
OutEdge / DDR
/ SDATA
15
DCLK_RST
26
29
PD
PDQ
30
CAL
14
FSR / ECE
127
CalDly / DES /
SCS
3
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