ADC08D1520QML低功耗， 8位，双路1.5 GSPS或单3.0 GSPS A / D转换器
2008年3月6日
ADC08D1520QML
低功耗， 8位，双路1.5 GSPS或单3.0 GSPS A / D
变流器
概述
该ADC08D1520QML是一个8位，双通道，低功耗，
高性能CMOS模拟 - 数字转换器，其
建立在ADC08D1000平台。这种吸附
C08D1520QML数字化信号， 8位分辨率的
采样速率高达1.7 GSPS 。它扩展了功能的COM
相比于ADC08D1000 ，它包括一个测试模式输出
用于系统调试，时钟相位调整，以及可选的输出
解复用器模式。消费在Demulti-典型2.0W
复杂模式在1.5 GSPS从一个单一的1.9伏电源，这
器件保证在整个拥有无失码
工作温度范围。独特的折叠和接口
polating架构，完全差分比较器的设计，
的内部采样和保持扩增的创新设计
费里和自校准方案使一个非常平坦的重新
sponse超过奈奎斯特所有动态参数，生产
位（ ENOB ）高7.2有效位数有748 MHz的
输入信号并同时提供了一个1.5千兆赫的采样率
10
-18
代码错误率（ CER ）输出格式为偏移双
进制和低电压差分信号（ LVDS ）数字
输出信号是与IEEE 1596.3-1996兼容，与EX-
0.8V之间的可调节的共模电压的ception
和1.2V 。
每个转换器具有可选的输出信号分离器这
饲料2 LVDS总线。如果在1：2解复用模式选单片
lected ，输出数据速率被减小到一半的输入样本
利率每条总线上。当非复用的方式是选择 -
版，其输出数据速率上的通道DI和DQ是在
相同的速率对输入采样时钟。两个转换器可以
进行交织，并作为一个单一的3 GSPS ADC。
该转换器的典型功耗小于2.9毫瓦
掉电模式，并提供了128针，热
强化，多层陶瓷四方封装，工作
在军事（ -55°C
≤
T
A
≤
+ 125 ° C）温度范围。
特点
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单+ 1.9V ± 0.1V操作
交错模式的2倍采样率
多ADC同步功能
输入满量程范围，调整偏移和时钟
相位调整
SDR和DDR输出时钟的选择
1 ： 1或1：2的可选输出多路分配器
第二个DCLK输出
占空比校正的采样时钟
测试模式
对扩展的控制串行接口
关键的特定连接的阳离子
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决议
最大转换速率
代码错误率
ENOB @ 748 MHz输入
DNL
总剂量
单粒子闩锁
耗电量
—
工作在1：2解复用输出
—
掉电模式
8位
1.5 GSPS （分钟）
10
-18
（典型值）
7.2位（典型值）
± 0.15 LSB （典型值）
300拉德（SI ）
120兆电子伏厘米
2
/毫克
2.0 W（典型值）
2.9毫瓦（典型值）
应用
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直接RF下变频
数字示波器
通信系统
测试仪表
订购信息
NS型号
ADC08D1520WG-QV
ADC08D1520WGFQV
SMD零件编号
5962–0721401VZC
5962F0721401VZC
300拉德（SI ）
NS包装数
EM128A
EM128A
包装DISCRIPTION
128L ， CERQUAD
鸥翼
128L ， CERQUAD
鸥翼
2008美国国家半导体公司
300247
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ADC08D1520QML
引脚配置
30024701
注意：在封装的底面露出的焊盘必须焊接到接地平面，以确保规定的性能。
3
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ADC08D1520QML
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值和串行接口的时钟。配合本
引脚为高电平正常差分DCLK和数据的幅度。
地面该引脚为降低差分输出幅度
并减少功率消耗。看
1.1.6 LVDS
输出。
当启用扩展控制模式，此
引脚用作SCLK输入，钟表串行
数据。看
1.2非扩展控制/扩展
控制
对扩展的控制模式的详细信息。看
1.3串行接口
串行的说明
界面。
在PDQ引脚上的逻辑高电平使只有Q通道ADC
进入掉电模式。
DCLK边沿选择，双倍数据速率启用和串行
数据输入。该输入设置DCLK +的输出边缘
其中输出数据的转换。看
1.1.5.2 OutEdge和
解复用控制设置
当此引脚连接到
1/2电源电压，V
A
/ 2 ，DDR时钟使能。当
扩展控制模式被激活，此引脚用作
在SDATA输入。看
1.2非扩展控制/
扩展控制
对扩展的控制细节
模式。看
1.3串行接口
为说明
串行接口。
DCLK复位。当单端DCLK_RST被选中
销52逻辑高或V
A
/ 2 ，在此提供一个正脉冲
引脚用于复位和同步的DCLK的输出
多个转换器。看
1.5多ADC
同步
为详细的描述。当
差动DCLK_RST是通过将销52的逻辑低，
该管脚接收差分脉冲的正极性
信号用于复位和同步的DCLK输出
多个转换器。
掉电引脚。在PD引脚上的逻辑高电平使整个
器件进入掉电模式。
校准周期启动。最少吨
CAL_L
输入时钟
循环逻辑低后跟一个最小的t
CAL_H
输入时钟
次高该引脚上启动校准过程。看
2.5.2校准
用于校准的概述和
2.5.2.1
启动校准
用于校准的描述。
满量程范围选择，替代扩展控制启用
和DCLK_RST- 。该引脚有两个功能。它可以
有条件地控制ADC满量程电压，或成为
差分对中的差的负极性信号
DCLK_RST模式。如果引脚52和引脚41位于逻辑连接
高时，该管脚可被用来设定的满刻度范围。当
作为FSR引脚，该引脚上的逻辑低电平设置满量程
差分输入范围向减小的V
IN
输入电平。逻辑
高该引脚上设置满量程差分输入范围
较高的V
IN
输入电平。见电气转换器
的特点。当52脚保持在逻辑低电平时，此引脚的行为
作为DCLK_RST-引脚。当差DCLK_RST
模式，没有销控制的FSR和满量程范围
默认为较高的V
IN
输入电平。
3
OUTV / SCLK
29
PDQ
4
OutEdge / DDR /
SDATA
15
DCLK_RST /
DCLK_RST +
26
PD
30
CAL
14
FSR / DCLK_RST-
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4
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