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ADC08D1520低功耗, 8位,双路1.5 GSPS或单3.0 GSPS A / D转换器
2008年4月7日
ADC08D1520
低功耗, 8位,双路1.5 GSPS或单3.0 GSPS A / D
变流器
概述
该ADC08D1520是一款双通道,低功耗,高性能
CMOS模拟 - 数字转换器,它建立在
ADC08D1500平台。该ADC08D1520数字化信号
8位分辨率,采样速率高达1.7 GSPS 。它有
相比于ADC08D1500扩展功能,其中在 -
CLUDE测试图案输出,用于系统调试,时钟相位
调整,以及可选的输出信号分离器模式。 Consum-
荷兰国际集团的典型1.6瓦的无解复用模式,在1.0 GSPS
从一个单一的1.9伏电源,该器件是保证有
无失在整个工作温度范围内的代码。
独特的折叠和内插结构的全差分
髓鞘比较器的设计,在 - 的创新设计
ternal采样和保持放大器和自校准
计划使所有动态参数的一个非常平坦的响应
超过奈奎斯特,产生位高7.4有效位数
(ENOB )配有一个748兆赫的输入信号和一个1.5GHz的样品
同时提供了一个10速度
-18
代码错误率( C.E.R. )输出
格式为偏移二进制和低电压差分
信令( LVDS )数字输出与IEEE兼容
1596.3-1996 ,除了可调节的共同
0.8V和1.2V之间的电压模式。
每个转换器具有可选的输出信号分离器这
饲料2 LVDS总线。如果在1:2解复用模式选单片
lected ,输出数据速率被减小到一半的输入样本
利率每条总线上。当非复用的方式是选择 -
版,在通道DI和DQ的输出数据速率是在同一
率作为输入采样时钟。两个转换器可以是
交织,并作为一个单一的3 GSPS ADC。
该转换器的典型功耗小于3.5毫瓦
掉电模式,并且可以在含铅或无铅,
128引脚,热增强型,裸露焊盘, LQFP ,其运作
阿泰在工业( -40°C
T
A
+ 85 ° C)温度
范围内。
特点
单+ 1.9V ± 0.1V操作
交错模式的2倍采样率
多ADC同步功能
输入满量程范围,时钟相位,并调整
OFFSET
SDR和DDR输出时钟的选择
1 : 1或1:2的可选输出多路分配器
第二个DCLK输出
占空比校正的采样时钟
测试模式
关键的特定连接的阳离子
决议
8位
最大转换速率
1.5 GSPS (最大)
代码错误率
10
-18
(典型值)
ENOB @ 748 MHz输入
7.4位(典型值)
DNL
± 0.15 LSB (典型值)
功耗(非DES模式)
1.6 W(典型值)
工作在非解复用模式
2.0 W(典型值)
工作在1:2解复用模式
掉电模式
3.5毫瓦(典型值)
应用
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
订购信息
工业级温度范围( -40°C <牛逼
A
< + 85°C )
ADC08D1520CIYB
ADC08D1520CIYB/NOPB
ADC08D1520DEV
NS封装
含铅128引脚裸露焊盘LQFP
无铅128引脚裸露焊盘LQFP
开发板
2008美国国家半导体公司
201931
www.national.com
ADC08D1520
框图
20193153
www.national.com
2
ADC08D1520
引脚配置
20193101
注意:在封装的底面露出的焊盘必须焊接到接地平面,以确保规定的性能。
3
www.national.com
ADC08D1520
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值和串行接口的时钟。配合本
引脚的逻辑高电平正常差分DCLK和数据
幅度。地面该引脚为降低差分输出
幅度和减小的功率消耗。看
1.1.6
LVDS输出。
在扩展控制模式是
启用时,此引脚用作输入SCLK时钟哪些
在该串行数据。看
1.2非延长,
扩展控制模式
用于在扩展的细节
控制模式。看
1.3串行接口
串行接口的描述。
掉电Q通道。在PDQ引脚将一个逻辑高电平
只有Q -通道进入掉电模式。
DCLK边沿选择,双倍数据速率启用和串行
数据输入。该输入设置DCLK +的输出边缘
其中输出数据的转换。看
1.1.5.2 OutEdge和
解复用控制设置。
当该引脚悬空或
连接于1/2电源电压,DDR时钟是
启用。当启用扩展控制模式,此
引脚用作SDATA输入。看
1.2非扩展
和扩展控制模式
有关细节
扩展控制模式。看
1.3串行
接口
对串行接口的描述。
DCLK复位。当单端DCLK_RST被选中
浮动或设置销52的逻辑高电平,在此提供一个正脉冲
引脚用于复位和同步的DCLK的输出
多个转换器。看
1.5多ADC
同步
为详细的描述。当
差动DCLK_RST是通过将销52的逻辑低,
该管脚接收差分脉冲的正极性
信号用于复位和同步的DCLK输出
多个转换器。
掉电引脚。在PD引脚上的逻辑高电平使整个
器件进入掉电模式。
校准周期启动。最少吨
CAL_L
输入时钟
循环逻辑低后跟一个最小的t
CAL_H
输入时钟
次高该引脚上启动自校准序列。
SEE
2.4.2校准
用于校准的概述和
2.4.2.2命令响应校准
为导通的说明
命令校准。校准周期可以类似地
通过在校准寄存器( 0H )的CAL位启动。
3
OUTV / SCLK
29
PDQ
4
OutEdge / DDR /
SDATA
15
DCLK_RST /
DCLK_RST +
26
PD
30
CAL
www.national.com
4
ADC08D1520
引脚功能
PIN号
符号
等效电路
描述
满量程范围选择,替代扩展控制启用
和DCLK_RST- 。该引脚有三个功能。它可以
有条件地控制ADC满量程电压,使
扩展控制模式,或成为负极
差分对中的差分DCLK_RST模式的信号。
如果销52是浮动的或在逻辑高和销41是浮动的,这
引脚可以用于设置满量程范围或可作为
另一种扩展控制模式使能引脚。当使用
作为FSR引脚,该引脚上的逻辑低电平设置满量程
差分输入范围向减小的V
IN
输入电平。逻辑
高该引脚上设置满量程差分输入范围
较高的V
IN
输入电平。见电气转换器
的特点。要启用扩展控制模式,
由此,串行接口和控制寄存器
就业,允许该引脚悬空或连接到一个电压
等于V
A
/ 2 。看
1.2非延伸和扩展
控制模式
对扩展的控制信息
模式。需要注意的是引脚41取代扩展控制模式
启用此引脚。当52脚保持在逻辑低电平时,此引脚
充当DCLK_RST-销。当差DCLK_RST
模式,没有销控制的FSR和满量程范围
默认为较高的V
IN
输入电平。
校准延迟,双沿采样和串行接口
片选。在非扩展控制模式下,该引脚功能
作为校准延迟选择。逻辑高或低的
输入时钟周期之后才开机号
校准开始(见
1.1.1校准) 。
当该引脚为
浮置或连接到等于V的电压
A
/ 2 , DES (双
选择了边沿采样)模式,其中I信道是
取样以两倍于输入时钟速率和Q信道是
忽略不计。看
1.1.5.1双沿采样。
在扩展
控制模式下,此引脚用作使能引脚串行
接口输入和CalDly值变为"0" (短
拖延没有提供长期电校准延迟) 。
14
FSR / ALT_ECE /
DCLK_RST-
127
CalDly / DES / SCS
18
19
CLK +
CLK-
差分时钟输入引脚的ADC。差分时钟
信号必须是交流连接到这些引脚。该输入信号是
采样在CLK +的下降沿。看
1.1.2收购
输入
用于获取所述输入的描述和
2.3
时钟输入
为时钟输入的概述。
10
11
22
23
V
IN
I-
V
IN
I+
V
IN
Q+
V
IN
Q
模拟信号输入到ADC。差分满量程
这个输入的输入范围是可编程的使用FSR引脚
在非扩展控制模式和输入满量程14
电压调整在扩展控制模式寄存器。参考
于V
IN
规范的电气转换器
特性在非满量程输入范围
扩展控制模式。请参阅
1.4注册
描述
在扩展的满量程输入范围
控制模式。
5
www.national.com
ADC08D1520低功耗, 8位,双路1.5 GSPS或单3.0 GSPS A / D转换器
二零零九年十一月二十日
ADC08D1520
低功耗, 8位,双路1.5 GSPS或单3.0 GSPS A / D
变流器
概述
该ADC08D1520是一款双通道,低功耗,高性能
CMOS模拟 - 数字转换器,它建立在
ADC08D1500平台。该ADC08D1520数字化信号
8位分辨率,采样速率高达1.7 GSPS 。它有
相比于ADC08D1500扩展功能,其中在 -
CLUDE测试图案输出,用于系统调试,时钟相位
调整,以及可选的输出信号分离器模式。 Consum-
荷兰国际集团的典型1.6瓦的无解复用模式,在1.0 GSPS
从一个单一的1.9伏电源,该器件是保证有
无失在整个工作温度范围内的代码。
独特的折叠和内插结构的全差分
髓鞘比较器的设计,在 - 的创新设计
ternal采样和保持放大器和自校准
计划使所有动态参数的一个非常平坦的响应
超过奈奎斯特,产生位高7.4有效位数
(ENOB )配有一个748兆赫的输入信号和一个1.5GHz的样品
同时提供了一个10速度
-18
代码错误率( C.E.R. )输出
格式为偏移二进制和低电压差分
信令( LVDS )数字输出与IEEE兼容
1596.3-1996 ,除了可调节的共同
0.8V和1.2V之间的电压模式。
每个转换器具有可选的输出信号分离器这
饲料2 LVDS总线。如果在1:2解复用模式选单片
lected ,输出数据速率被减小到一半的输入样本
利率每条总线上。当非复用的方式是选择 -
版,在通道DI和DQ的输出数据速率是在同一
率作为输入采样时钟。两个转换器可以是
交织,并作为一个单一的3 GSPS ADC。
该转换器的典型功耗小于3.5毫瓦
掉电模式,并且可以在含铅或无铅,
128引脚,热增强型,裸露焊盘, LQFP ,其运作
阿泰在工业( -40°C
T
A
+ 85 ° C)温度
范围内。
特点
单+ 1.9V ± 0.1V操作
交错模式的2倍采样率
多ADC同步功能
输入满量程范围,时钟相位,并调整
OFFSET
SDR和DDR输出时钟的选择
1 : 1或1:2的可选输出多路分配器
第二个DCLK输出
占空比校正的采样时钟
测试模式
关键的特定连接的阳离子
决议
8位
最大转换速率
1.5 GSPS (最大)
代码错误率
10
-18
(典型值)
ENOB @ 748 MHz输入
7.4位(典型值)
DNL
± 0.15 LSB (典型值)
功耗(非DES模式)
1.6 W(典型值)
工作在非解复用模式
2.0 W(典型值)
工作在1:2解复用模式
3.5毫瓦(典型值)
掉电模式
应用
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
订购信息
工业级温度范围( -40°C <牛逼
A
< + 85°C )
ADC08D1520CIYB
ADC08D1520CIYB/NOPB
ADC08D1520DEV
NS封装
含铅128引脚裸露焊盘LQFP
无铅128引脚裸露焊盘LQFP
开发板
2009美国国家半导体公司
201931
www.national.com
ADC08D1520
框图
20193153
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2
ADC08D1520
引脚配置
20193101
注意:在封装的底面露出的焊盘必须焊接到接地平面,以确保规定的性能。
3
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ADC08D1520
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值和串行接口的时钟。配合本
引脚的逻辑高电平正常差分DCLK和数据
幅度。地面该引脚为降低差分输出
幅度和减小的功率消耗。看
1.1.6
LVDS输出。
在扩展控制模式是
启用时,此引脚用作输入SCLK时钟哪些
在该串行数据。看
1.2非延长,
扩展控制模式
用于在扩展的细节
控制模式。看
1.3串行接口
串行接口的描述。
掉电Q通道。在PDQ引脚将一个逻辑高电平
只有Q -通道进入掉电模式。
DCLK边沿选择,双倍数据速率启用和串行
数据输入。该输入设置DCLK +的输出边缘
其中输出数据的转换。看
1.1.5.2 OutEdge和
解复用控制设置。
当该引脚悬空或
连接于1/2电源电压,DDR时钟是
启用。当启用扩展控制模式,此
引脚用作SDATA输入。看
1.2非扩展
和扩展控制模式
有关细节
扩展控制模式。看
1.3串行
接口
对串行接口的描述。
DCLK复位。当单端DCLK_RST被选中
浮动或设置销52的逻辑高电平,在此提供一个正脉冲
引脚用于复位和同步的DCLK的输出
多个转换器。看
1.5多ADC
同步
为详细的描述。当
差动DCLK_RST是通过将销52的逻辑低,
该管脚接收差分脉冲的正极性
信号用于复位和同步的DCLK输出
多个转换器。
掉电引脚。在PD引脚上的逻辑高电平使整个
器件进入掉电模式。
校准周期启动。最少吨
CAL_L
输入时钟
循环逻辑低后跟一个最小的t
CAL_H
输入时钟
次高该引脚上启动自校准序列。
SEE
2.4.2校准
用于校准的概述和
2.4.2.2命令响应校准
为导通的说明
命令校准。校准周期可以类似地
通过在校准寄存器( 0H )的CAL位启动。
3
OUTV / SCLK
29
PDQ
4
OutEdge / DDR /
SDATA
15
DCLK_RST /
DCLK_RST +
26
PD
30
CAL
www.national.com
4
ADC08D1520
引脚功能
PIN号
符号
等效电路
描述
满量程范围选择,替代扩展控制启用
和DCLK_RST- 。该引脚有三个功能。它可以
有条件地控制ADC满量程电压,使
扩展控制模式,或成为负极
差分对中的差分DCLK_RST模式的信号。
如果销52是浮动的或在逻辑高和销41是浮动的,这
引脚可以用于设置满量程范围或可作为
另一种扩展控制模式使能引脚。当使用
作为FSR引脚,该引脚上的逻辑低电平设置满量程
差分输入范围向减小的V
IN
输入电平。逻辑
高该引脚上设置满量程差分输入范围
较高的V
IN
输入电平。见电气转换器
的特点。要启用扩展控制模式,
由此,串行接口和控制寄存器
就业,允许该引脚悬空或连接到一个电压
等于V
A
/ 2 。看
1.2非延伸和扩展
控制模式
对扩展的控制信息
模式。需要注意的是引脚41取代扩展控制模式
启用此引脚。当52脚保持在逻辑低电平时,此引脚
充当DCLK_RST-销。当差DCLK_RST
模式,没有销控制的FSR和满量程范围
默认为较高的V
IN
输入电平。
校准延迟,双沿采样和串行接口
片选。在非扩展控制模式下,该引脚功能
作为校准延迟选择。逻辑高或低的
输入时钟周期之后才开机号
校准开始(见
1.1.1校准) 。
当该引脚为
浮置或连接到等于V的电压
A
/ 2 , DES (双
选择了边沿采样)模式,其中I信道是
取样以两倍于输入时钟速率和Q信道是
忽略不计。看
1.1.5.1双沿采样。
在扩展
控制模式下,此引脚用作使能引脚串行
接口输入和CalDly值变为"0" (短
拖延没有提供长期电校准延迟) 。
14
FSR / ALT_ECE /
DCLK_RST-
127
CalDly / DES / SCS
18
19
CLK +
CLK-
差分时钟输入引脚的ADC。差分时钟
信号必须是交流连接到这些引脚。该输入信号是
采样在CLK +的下降沿。看
1.1.2收购
输入
用于获取所述输入的描述和
2.3
时钟输入
为时钟输入的概述。
10
11
22
23
V
IN
I-
V
IN
I+
V
IN
Q+
V
IN
Q
模拟信号输入到ADC。差分满量程
这个输入的输入范围是可编程的使用FSR引脚
在非扩展控制模式和输入满量程14
电压调整在扩展控制模式寄存器。参考
于V
IN
规范的电气转换器
特性在非满量程输入范围
扩展控制模式。请参阅
1.4注册
描述
在扩展的满量程输入范围
控制模式。
5
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