ADC08D1010高性能，低功耗，双路，8位， 1 GSPS A / D转换器
2009年4月20日
ADC08D1010
高性能，低功耗，双路，8位， 1 GSPS A / D
变流器
概述
该ADC08D1010是一款双通道，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达1.0 GSPS位分辨率。消费
一个典型的1.6瓦的1 GSPS从一个单一的1.9伏电源，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和IN-
terpolating架构，完全差分比较DE-
签署，内部采样和保持的创新设计
放大器和自校准方案使一个非常平坦
超过奈奎斯特所有动态参数的响应，生产
荷兰国际集团6.9 ENOB与500 MHz的输入信号和1 GHz的
同时提供了一个10采样率
-15
B.E.R.输出格式
为偏移二进制和LVDS数字输出符合
符合IEEE 1596.3-1996 ，除了一个可调节的
0.8V与1.2V之间的共模电压。
每个转换有一个1 ： 2解复用器的饲料两组LVDS
总线和降低输出数据速率每个总线上的一半
采样率。两个转换器可以被交织并
用作单个2 GSPS ADC。
该转换器的典型功耗小于3.5毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
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内部采样和保持
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
交错模式的2倍采样率
多ADC同步功能
保证无失码
对扩展的控制串行接口
输入满量程范围和偏移微调
占空比校正的采样时钟
关键的特定连接的阳离子
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决议
最大转换速率
误码率
ENOB @ 500 MHz输入
DNL
耗电量
—
操作
—
掉电模式
8位
1 GSPS （分钟）
10
-15
（典型值）
6.9位（典型值）
± 0.15 LSB （典型值）
1.6 W（典型值）
3.5毫瓦（典型值）
应用
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直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
框图
20146753
2009美国国家半导体公司
201467
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ADC08D1010
订购信息
工业级温度范围（ -40°C <
T
A
< + 85°C ）
ADC08D1010DIYB
NS封装
128引脚裸露焊盘LQFP
引脚配置
20146701
*在包装背面的裸露焊盘必须焊接到接地平面，以确保达到额定性能。
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2
ADC08D1010
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
3
OUTV / SCLK
输出电压幅值和串行接口的时钟。配合这个引脚
高正常差分DCLK和数据的幅度。该地
销的降低差分输出的幅度和减小的功率
消费。参见1.1.6节。当在扩展控制模式
启用时，此引脚用作SCLK输入该钟表的
串行数据。详情请参考1.2的扩展控制细节
模式。参见第1.3串行接口的描述。
4
OutEdge / DDR /
SDATA
DCLK边沿选择，双倍数据速率开启和串行数据
输入。这个输入设置DCLK +的输出边缘，这时，输出
数据转换。 （见1.1.5.2 ） 。当该引脚悬空或
连接于1/2电源电压，DDR时钟使能。
在扩展控制模式被激活，此引脚用作
在SDATA输入。详情请参考1.2的扩展的细节
控制模式。参见第1.3串行的说明
界面。
DCLK复位。该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。参见第1.5节
为详细的描述。
断电。在PD引脚上的逻辑高电平使整个装置成
掉电模式。
校准周期启动。最低80输入时钟周期的逻辑
低后跟最少80个输入时钟周期高有关此
引脚启动自校准序列。参见第2.4.2节为
供的描述概述的自校准和第2.4.2.2
命令响应校准。
15
DCLK_RST
26
PD
30
CAL
29
PDQ
掉电问：逻辑高电平的PDQ引脚使只有"Q" ADC
进入掉电模式。
14
FSR / ECE
满量程范围选择和扩展控制使能。在非
扩展控制模式下，该引脚为逻辑低电平设置满量程
差分输入范围为650毫伏
P-P
。在这个引脚设置为逻辑高电平
满量程差分输入范围到870毫伏
P-P
。参见第
1.1.4 。启用扩展控制模式，由此将串行
接口和控制寄存器采用，使该引脚悬空
或将其连接到等于V的电压
A
/ 2 。详情请参考1.2
在扩展控制模式的信息。
3
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ADC08D1010
引脚功能
PIN号
符号
等效电路
描述
32
R
EXT
外部偏置电阻连接。标称值是3.3K欧姆
（ ± 0.1％）接地。参见第1.1.1节。
34
35
Tdiode_P
Tdiode_N
温度二极管正极（阳极）和负极（阴极） 。
这些引脚可被用于模具温度测量，
但是没有指定精确度或暗示的保证。噪音
从相邻的输出数据信号耦合已显示
影响使用此功能的温度测量。参见第
2.6.2.
83 / 78
84 / 77
85 / 76
86 / 75
89 / 72
90 / 71
91 / 70
92 / 69
93 / 68
94 / 67
95 / 66
96 / 65
100 / 61
101 / 60
102 / 59
103 / 58
104 / 57
105 / 56
106 / 55
107 / 54
111 / 50
112 / 49
113 / 48
114 / 47
115 / 46
116 / 45
117 / 44
118 / 43
122 / 39
123 / 38
124 / 37
125 / 36
79
80
DI7- / DQ7-
DI7 + / DQ7 +
DI6- / DQ6-
DI6 + / DQ6 +
DI5- / DQ5-
DI5 + / DQ5 +
DI4- / DQ4-
DI4 + / DQ4 +
DI3- / DQ3-
DI3 + / DQ3 +
DI2- / DQ2-
DI2 + / DQ2 +
DI1- / DQ1-
DI1 + / DQ1 +
DI0- / DQ0-
DI0 + / DQ0 +
DId7- / DQd7-
DId7 + / DQd7 +
DId6- / DQd6-
DId6 + / DQd6 +
DId5- / DQd5-
DId5 + / DQd5 +
DId4- / DQd4-
DId4 + / DQd4 +
DId3- / DQd3-
DId3 + / DQd3 +
DId2- / DQd2-
DId2 + / DQd2 +
DId1- / DQd1-
DID1 + / DQd1 +
DId0- / DQd0-
DID0 + / DQd0 +
OR +
或 -
未延迟的I和Q信道的LVDS数据输出
输出多路分解器。相比与DID和DQD输出，
这些输出代表了以后的样品。这些输出
应始终端接一个100Ω差分电阻。
被一个CLK延迟的I和Q信道的LVDS数据输出
周期中的输出多路分解器。用DI / DQ相比
产出，这些产出所代表的时间较早样本。这些
输出应始终100Ω差分端接
电阻器。
超出范围的输出。差分高，这些引脚说明
差分输入超出范围（该范围以外所限定
由FSR引脚） 。
差分时钟输出用于锁存输出数据。延迟
和非延迟的数据输出被提供同步到这个
信号。这个信号是在1/2的输入时钟速率在SDR模式和
在1/4的输入时钟速率在DDR模式。
82
81
DCLK +
DCLK-
5
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