ADC083000 8位， 3 GSPS ，高性能，低功耗A / D转换器
2009年7月6日
ADC083000
8位， 3 GSPS ，高性能，低功耗A / D
变流器
概述
该ADC083000是一个单一的，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达3.4 GSPS位分辨率。消费
一个典型的1.9瓦3 GSPS从一个单一的1.9伏电源，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和IN-
terpolating架构，完全差分比较DE-
签署，内部采样和保持的创新设计
放大器和自校准方案使优良的
应对所有动态参数达到奈奎斯特，生产
位高7.0有效位数（ ENOB ）与748兆赫
输入信号并同时提供了10 3 GHz的采样速率
-18
字错误率。该ADC083000实现了3 GSPS SAM-
耦率通过利用两者的上升和下降的1.5缘
GHz的输入时钟。输出格式为偏移二进制和
LVDS数字输出与IEEE 1596.3-1996兼容，
除了可调节的共模电压的
与0.8V和1.15V 。
该ADC具有1 ： 4解复用器的饲料四路LVDS总线
并减小了每个总线上的输出数据速率的四分之一的
采样率。
该转换器的典型功耗低于25毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
■
■
■
■
■
■
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
对扩展的控制串行接口
输入满量程和失调电压调整
占空比校正的采样时钟
测试模式
关键的特定连接的阳离子
■
■
■
■
■
■
■
决议
最大转换速率
错误率
ENOB @ 748 MHz输入
SNR @ 748 MHz的
全功率带宽
耗电量
—
操作
—
掉电模式
8位
3 GSPS （分钟）
10
-18
（典型值）
7.0位（典型值）
44.5分贝（典型值）
3千兆赫（典型值）
1.9 W（典型值）
25毫瓦（典型值）
应用
■
■
■
■
■
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
订购信息
工业温度范围
（ -40°C <牛逼
A
< + 85°C ）
ADC083000CIYB
ADC083000RB
NS封装
128引脚裸露焊盘LQFP
参考板
2009美国国家半导体公司
201932
www.national.com
ADC083000
引脚配置
20193201
注意：在封装的底面露出的焊盘必须焊接到接地平面，以确保规定的性能。
3
www.national.com
ADC083000
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值/串行接口的时钟
（输入） ： LVCMOS
配合该引脚为高电平正常差DCLK
和数据幅度。地面该引脚为减少差异
输出幅度和减小的功率消耗。参见第
1.1.6 。当启用扩展控制模式，该引脚
作为SCLK输入该钟表中的串行数据。看
1.2节对扩展的控制模式的详细信息。看
第1.3节串行接口的描述。
3
OUTV / SCLK
4
OutEdge / DDR /
SDATA
边沿选择/双数据速率/串行数据
（输入） ： LVCMOS
该输入设置DCLK +的输出边缘
其中输出数据的转换。 （见1.1.5.2 ） 。当
此脚悬空或连接到1/2的电源电压，DDR
时钟使能。如果启用了扩展控制模式，
该引脚用作SDATA输入。请参见1.2节的详细信息
在扩展控制模式。请参见第1.3节的说明
串行接口。
15
DCLK_RST
DCLK复位
（输入） ： LVCMOS
该引脚上的正脉冲用来复位
并同步多个转换器的DCLK出局。看
第1.5节的详细说明。当在第14位
配置寄存器（地址为1h）被设置为0b ，这个单
截至DCLK_RST引脚选择。另请参见引脚22,23
说明。
掉电
（输入） ： LVCMOS
在PD引脚上的逻辑高电平使整个
器件进入掉电模式。
校准周期启动
（输入） ： LVCMOS
最低80输入时钟周期逻辑低电平
其次是最低的80输入时钟周期高点这个引脚
启动校准过程。参见第2.4.2节为
为说明概述的自校准和第2.4.2.2
对命令校正。
满量程范围选择/扩展控制启用
（输入） ： LVCMOS
在非扩展控制模式，一个逻辑低电平上
该引脚设置满量程差分输入范围为600毫伏
P-P
.
该引脚上的逻辑高电平设置满量程差分输入范围
到820毫伏
P-P
。参见1.1.4节。要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到相同的电压
到V
A
/ 2 。请参见1.2节的信息，扩展控制
模式。
26
PD
30
CAL
14
FSR / ECE
www.national.com
4
ADC083000
引脚功能
PIN号
符号
等效电路
描述
127
CalDly / SCS
校准延迟/串行接口芯片选择
（输入） ： LVCMOS
用逻辑高或低引脚14时，该引脚
作为校准延迟，并设置输入时钟的数量
周期开始校准前电后（见
1.1.1 ） 。随着14脚悬空，此引脚用作使能引脚为
串行接口输入和CalDly值变为"0" （短
拖延没有提供长期电校准延迟） 。
10
11
CLK +
CLK-
采样时钟输入
（输入） ： LVDS
差分时钟信号必须交流再加
这些引脚。该输入信号被采样，上升沿和
CLK下降沿。参见第1.1.2的说明
获取输入和2.3节所述时钟的概述
输入。
18
19
V
IN
+
V
IN
信号输入
（输入） ：模拟
差分满量程输入范围是600
mV
P-P
当FSR引脚为低电平，或者820毫伏
P-P
当FSR引脚
高。在扩展控制模式（FSR）是由确定的
满量程电压调节寄存器（地址3H ，位15 ： 7 ） 。
22
23
DCLK_RST +
DCLK_RST-
采样时钟复位
（输入） ： LVDS
正differerntial脉冲对这些引脚使用
复位和同步多个转换器的DCLK出局。
请参见第1.5节的详细说明。当在第14位
配置寄存器（地址为1h）被设置为1b时，这些差
DCLK_RST标签被选中。另请参见15引脚说明。
7
V
CMO
共模电压
（输出） ：模拟 -
在这个引脚上的电压输出要求
是在V的共模输入电压
IN
+和V
IN
- 当直流
耦合被使用。该引脚应接地，当交流耦合
用于在所述模拟输入端。该引脚能够采购或
沉100μA ，并且可以驱动负载高达80 pF的。参见第2.2节。
5
www.national.com
ADC083000 8位， 3 GSPS ，高性能，低功耗A / D转换器
2008年10月6日
ADC083000
8位， 3 GSPS ，高性能，低功耗A / D
变流器
概述
该ADC083000是一个单一的，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达3.4 GSPS位分辨率。消费
一个典型的1.9瓦3 GSPS从一个单一的1.9伏电源，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和IN-
terpolating架构，完全差分比较DE-
签署，内部采样和保持的创新设计
放大器和自校准方案使优良的
应对所有动态参数达到奈奎斯特，生产
位高7.0有效位数（ ENOB ）与748兆赫
输入信号并同时提供了10 3 GHz的采样速率
-18
字错误率。该ADC083000实现了3 GSPS SAM-
耦率通过利用两者的上升和下降的1.5缘
GHz的输入时钟。输出格式为偏移二进制和
LVDS数字输出与IEEE 1596.3-1996兼容，
除了可调节的共模电压的
与0.8V和1.15V 。
该ADC具有1 ： 4解复用器的饲料四路LVDS总线
并减小了每个总线上的输出数据速率的四分之一的
采样率。
该转换器的典型功耗低于25毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
■
■
■
■
■
■
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
对扩展的控制串行接口
输入满量程和失调电压调整
占空比校正的采样时钟
测试模式
关键的特定连接的阳离子
■
■
■
■
■
■
■
决议
最大转换速率
错误率
ENOB @ 748 MHz输入
SNR @ 748 MHz的
全功率带宽
耗电量
—
操作
—
掉电模式
8位
3 GSPS （分钟）
10
-18
（典型值）
7.0位（典型值）
44.5分贝（典型值）
3千兆赫（典型值）
1.9 W（典型值）
25毫瓦（典型值）
应用
■
■
■
■
■
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
订购信息
工业温度范围
（ -40°C <牛逼
A
< + 85°C ）
ADC083000CIYB
ADC083000DEV
NS封装
128引脚裸露焊盘LQFP
开发系统
2008美国国家半导体公司
201932
www.national.com
ADC083000
引脚配置
20193201
注意：在封装的底面露出的焊盘必须焊接到接地平面，以确保规定的性能。
3
www.national.com
ADC083000
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值/串行接口的时钟
（输入） ： LVCMOS
配合该引脚为高电平正常差DCLK
和数据幅度。地面该引脚为减少差异
输出幅度和减小的功率消耗。参见第
1.1.6 。当启用扩展控制模式，该引脚
作为SCLK输入该钟表中的串行数据。看
1.2节对扩展的控制模式的详细信息。看
第1.3节串行接口的描述。
3
OUTV / SCLK
4
OutEdge / DDR /
SDATA
边沿选择/双数据速率/串行数据
（输入） ： LVCMOS
该输入设置DCLK +的输出边缘
其中输出数据的转换。 （见1.1.5.2 ） 。当
此脚悬空或连接到1/2的电源电压，DDR
时钟使能。如果启用了扩展控制模式，
该引脚用作SDATA输入。请参见1.2节的详细信息
在扩展控制模式。请参见第1.3节的说明
串行接口。
15
DCLK_RST
DCLK复位
（输入） ： LVCMOS
该引脚上的正脉冲用来复位
并同步多个转换器的DCLK出局。看
第1.5节的详细说明。当在第14位
配置寄存器（地址为1h）被设置为0b ，这个单
截至DCLK_RST引脚选择。另请参见引脚22,23
说明。
掉电
（输入） ： LVCMOS
在PD引脚上的逻辑高电平使整个
器件进入掉电模式。
校准周期启动
（输入） ： LVCMOS
最低80输入时钟周期逻辑低电平
其次是最低的80输入时钟周期高点这个引脚
启动校准过程。参见第2.4.2节为
为说明概述的自校准和第2.4.2.2
对命令校正。
满量程范围选择/扩展控制启用
（输入） ： LVCMOS
在非扩展控制模式，一个逻辑低电平上
该引脚设置满量程差分输入范围为600毫伏
P-P
.
该引脚上的逻辑高电平设置满量程差分输入范围
到820毫伏
P-P
。参见1.1.4节。要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到相同的电压
到V
A
/ 2 。请参见1.2节的信息，扩展控制
模式。
26
PD
30
CAL
14
FSR / ECE
www.national.com
4
ADC083000
引脚功能
PIN号
符号
等效电路
描述
127
CalDly / SCS
校准延迟/串行接口芯片选择
（输入） ： LVCMOS
用逻辑高或低引脚14时，该引脚
作为校准延迟，并设置输入时钟的数量
周期开始校准前电后（见
1.1.1 ） 。随着14脚悬空，此引脚用作使能引脚为
串行接口输入和CalDly值变为"0" （短
拖延没有提供长期电校准延迟） 。
10
11
CLK +
CLK-
采样时钟输入
（输入） ： LVDS
差分时钟信号必须交流再加
这些引脚。该输入信号被采样，上升沿和
CLK下降沿。参见第1.1.2的说明
获取输入和2.3节所述时钟的概述
输入。
18
19
V
IN
+
V
IN
信号输入
（输入） ：模拟
差分满量程输入范围是600
mV
P-P
当FSR引脚为低电平，或者820毫伏
P-P
当FSR引脚
高。在扩展控制模式（FSR）是由确定的
满量程电压调节寄存器（地址3H ，位15 ： 7 ） 。
22
23
DCLK_RST +
DCLK_RST-
采样时钟复位
（输入） ： LVDS
正differerntial脉冲对这些引脚使用
复位和同步多个转换器的DCLK出局。
请参见第1.5节的详细说明。当在第14位
配置寄存器（地址为1h）被设置为1b时，这些差
DCLK_RST标签被选中。另请参见15引脚说明。
7
V
CMO
共模电压
（输出） ：模拟 -
在这个引脚上的电压输出要求
是在V的共模输入电压
IN
+和V
IN
- 当直流
耦合被使用。该引脚应接地，当交流耦合
用于在所述模拟输入端。该引脚能够采购或
沉100μA ，并且可以驱动负载高达80 pF的。参见第2.2节。
5
www.national.com
ADC083000 8位， 3 GSPS ，高性能，低功耗A / D转换器
2007年5月
ADC083000
8位， 3 GSPS ，高性能，低功耗A / D
变流器
概述
该ADC083000是一个单一的，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达3.4 GSPS位分辨率。消费
一个典型的1.9瓦3 GSPS从一个单一的1.9伏电源，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和IN-
terpolating架构，完全差分比较DE-
签署，内部采样和保持的创新设计
放大器和自校准方案使一个非常平坦
应对所有动态参数达到奈奎斯特，生产
位高7.0有效位数（ ENOB ）与748兆赫
输入信号并同时提供了10 3 GHz的采样速率
-18
误码率（ BER）。该ADC083000实现了3 GSPS
采样速率，利用两者的上升和下降的边缘
1.5 GHz的输入时钟。输出格式为偏移二进制和
LVDS数字输出与IEEE 1596.3-1996兼容，
除了可调节的共模电压的
与0.8V和1.15V 。
该ADC具有1 ： 4解复用器的饲料四路LVDS总线
并减小了每个总线上的输出数据速率的四分之一的
采样率。
该转换器的典型功耗低于25毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
■
■
■
■
■
■
■
■
内部采样和保持
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
保证无失码
对扩展的控制串行接口
输入满量程和失调电压调整
占空比校正的采样时钟
测试模式
关键的特定连接的阳离子
■
■
■
■
■
■
■
决议
最大转换速率
误码率（ BER）的
ENOB @ 748 MHz输入
SNR @ 748 MHz的
全功率带宽
耗电量
—
操作
—
掉电模式
8位
3 GSPS （分钟）
10
-18
（典型值）
7.0位（典型值）
44.5分贝（典型值）
3千兆赫（典型值）
1.9 W（典型值）
25毫瓦（典型值）
应用
■
■
■
■
■
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
订购信息
工业温度范围
（ -40°C <牛逼
A
< + 85°C ）
ADC083000CIYB
ADC08x3000EB
NS封装
128引脚裸露焊盘LQFP
开发板
2007美国国家半导体公司
201932
www.national.com
ADC083000
框图
20193253
引脚配置
20193201
注意：在封装的底面露出的焊盘必须焊接到接地平面，以确保规定的性能。
www.national.com
2
ADC083000
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值/串行接口的时钟
（输入） ： LVCMOS
配合该引脚为高电平正常差DCLK
和数据幅度。地面该引脚为减少差异
输出幅度和减小的功率消耗。参见第
1.1.6 。当启用扩展控制模式，该引脚
作为SCLK输入该钟表中的串行数据。看
1.2节对扩展的控制模式的详细信息。看
第1.3节串行接口的描述。
3
OUTV / SCLK
4
OutEdge / DDR /
SDATA
边沿选择/双数据速率/串行数据
（输入） ： LVCMOS
该输入设置DCLK +的输出边缘
其中输出数据的转换。 （见1.1.5.2 ） 。当
此脚悬空或连接到1/2的电源电压，DDR
时钟使能。如果启用了扩展控制模式，
该引脚用作SDATA输入。请参见1.2节的详细信息
在扩展控制模式。请参见第1.3节的说明
串行接口。
15
DCLK_RST
DCLK复位
（输入） ： LVCMOS
该引脚上的正脉冲用来复位
并同步多个转换器的DCLK出局。看
第1.5节的详细说明。当在第14位
配置寄存器（地址为1h）被设置为0b ，这个单
截至DCLK_RST引脚选择。
掉电
（输入） ： LVCMOS
在PD引脚上的逻辑高电平使整个
器件进入掉电模式。
校准周期启动
（输入） ： LVCMOS
最低80输入时钟周期逻辑低电平
其次是最低的80输入时钟周期高点这个引脚
启动校准过程。参见第2.4.2节为
为说明概述的自校准和第2.4.2.2
对命令校正。
满量程范围选择/扩展控制启用
（输入） ： LVCMOS
在非扩展控制模式，一个逻辑低电平上
该引脚设置满量程差分输入范围为600毫伏
P-P
.
该引脚上的逻辑高电平设置满量程差分输入范围
到820毫伏
P-P
。参见1.1.4节。要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到相同的电压
到V
A
/ 2 。请参见1.2节的信息，扩展控制
模式。
26
PD
30
CAL
14
FSR / ECE
3
www.national.com
ADC083000
引脚功能
PIN号
符号
等效电路
描述
127
CalDly / SCS
校准延迟/串行接口芯片选择
（输入） ： LVCMOS
用逻辑高或低引脚14时，该引脚
作为校准延迟，并设置输入时钟的数量
周期开始校准前电后（见
1.1.1 ） 。随着14脚悬空，此引脚用作使能引脚为
串行接口输入和CalDly值变为"0" （短
拖延没有提供长期电校准延迟） 。
10
11
CLK +
CLK-
采样时钟输入
（输入） ： LVDS
差分时钟信号必须交流再加
这些引脚。该输入信号被采样的上升和下降
CLK的边缘。参见第1.1.2获取的说明
输入和2.3节的时钟输入端的概述。
18
19
V
IN
+
V
IN
信号输入
（输入） ：模拟
差分满量程输入范围是600
mV
P-P
当FSR引脚为低电平，或者820毫伏
P-P
当FSR引脚
为高。
22
23
DCLK_RST +
DCLK_RST-
采样时钟复位
（输入） ： LVDS
该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。参见第
1.5的详细说明。当在配置14位
寄存器（地址为1h）被设置为1b时，这些差分DCLK_RST
标签被选中。
7
V
CMO
共模电压
（输出） ：模拟 -
在这个引脚上的电压输出要求
是在V的共模输入电压
IN
+和V
IN
- 当直流
耦合被使用。该引脚应接地，当交流耦合
用于在所述模拟输入端。该引脚能够采购或
沉100μA ，并且可以驱动负载高达80 pF的。参见第2.2节。
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4
ADC083000 8位， 3 GSPS ，高性能，低功耗A / D转换器
初步
2007年3月
ADC083000
8位， 3 GSPS ，高性能，低功耗A / D
变流器
概述
注：本产品是目前正在开发中。 - ALL
规范是设计的目标，并有可能
改变。
该ADC083000是一个单一的，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达3.4 GSPS位分辨率。消费
一个典型的1.8瓦的3 GSPS从单一1.9伏电源，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和IN-
terpolating架构，完全差分比较DE-
签署，内部采样和保持的创新设计
放大器和自校准方案使一个非常平坦
应对所有动态参数达到奈奎斯特，生产
位高7.0有效位数（ ENOB ）与748兆赫
输入信号并同时提供了10 3 GHz的采样速率
-18
误码率（ BER）。该ADC083000实现了3 GSPS
采样速率，利用两者的上升和下降的边缘
1.5 GHz的输入时钟。输出格式为偏移二进制和
LVDS数字输出符合IEEE 1596.3-1996 ，
除了可调节的共模电压的
与0.8V和1.2V 。
该ADC具有1 ： 4解复用器的饲料四路LVDS总线
并减小了每个总线上的输出数据速率的四分之一的
采样率。 ADC可以被编程到1:2
输出模式，其中的数据是在DC和DD输出
信道在输入时钟的速率。
该转换器的典型功耗低于20毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
■
■
■
■
■
■
■
■
■
■
内部采样和保持
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
1 ： 2或1：4的可选输出多路分配器
时钟相位调整为多个ADC同步
保证无失码
对扩展的控制串行接口
输入满量程和失调电压调整
占空比校正的采样时钟
测试模式
关键的特定连接的阳离子
■
■
■
■
■
■
■
决议
最大转换速率
误码率（ BER）的
ENOB @ 748 MHz输入
SNR @ 748 MHz的
全功率带宽
耗电量
—
操作
—
掉电模式
8位
3 GSPS （分钟）
10
-18
（典型值）
7.0位（典型值）
44分贝（典型值）
3千兆赫（典型值）
1.8 W（典型值）
20毫瓦（典型值）
应用
■
■
■
■
■
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
订购信息
工业温度范围
（ -40°C <牛逼
A
< + 85°C ）
ADC083000CIYB
ADC08x3000EB
NS封装
128引脚裸露焊盘LQFP
开发板
2007美国国家半导体公司
201932
www.national.com
ADC083000
框图
20193253
引脚配置
20193201
注意：在封装的底面露出的焊盘必须焊接到接地平面，以确保规定的性能。
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2
ADC083000
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压Aplitude /串行接口的时钟
（输入） ： LVCMOS
配合该引脚为高电平正常差DCLK
和数据幅度。地面该引脚为减少差异
输出幅度和减小的功率消耗。参见第
1.1.6 。当启用扩展控制模式，该引脚
用作SCLK输入，钟表串行data.See
1.2节对扩展的控制模式的详细信息。看
第1.3节串行接口的描述。
3
OUTV / SCLK
4
OutEdge / DDR /
SDATA
边沿选择/双数据速率/串行数据
（输入） ： LVCMOS
该输入设置DCLK +的输出边缘
其中输出数据的转换。 （见1.1.5.2 ） 。当
此脚悬空或连接到1/2的电源电压，DDR
时钟使能。如果启用了扩展控制模式，
该引脚用作SDATA输入。请参见1.2节的详细信息
在扩展控制模式。请参见第1.3节的说明
串行接口。
15
DCLK_RST
DCLK复位
（输入） ： LVCMOS
该引脚上的正脉冲用来复位
并同步多个转换器的DCLK出局。看
第1.5节的详细说明。当在第14位
配置寄存器（地址为1h）被设置为0b ，这个单
截至DCLK_RST引脚选择。
掉电
（输入） ： LVCMOS
在PD引脚上的逻辑高电平使整个
器件进入掉电模式。
校准周期启动
（输入） ： LVCMOS
最低80输入时钟周期逻辑低电平
其次是最低的80输入时钟周期高点这个引脚
启动校准过程。参见第2.4.2节为
为说明概述的自校准和第2.4.2.2
对命令校正。
满量程范围选择/扩展控制启用
（输入） ： LVCMOS
在非扩展控制模式，一个逻辑低电平上
该引脚设置满量程差分输入范围为600毫伏
P-P
.
该引脚上的逻辑高电平设置满量程差分输入范围
800毫伏
P-P
。参见1.1.4节。要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到相同的电压
到V
A
/ 2 。请参见1.2节的信息，扩展控制
模式。
26
PD
30
CAL
14
FSR / ECE
3
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ADC083000
引脚功能
PIN号
符号
等效电路
描述
127
CalDly / SCS
校准延迟/串行接口芯片选择
（输入） ： LVCMOS
用逻辑高或低引脚14时，该引脚
作为校准延迟，并设置输入时钟的数量
周期开始校准前电后（见
1.1.1 ） 。随着14脚悬空，此引脚用作使能引脚为
串行接口输入和CalDly值变为"0" （短
拖延没有提供长期电校准延迟） 。
10
11
CLK +
CLK-
采样时钟输入
（输入） ： LVDS
差分时钟信号必须交流再加
这些引脚。该输入信号被采样的下降沿
CLK + 。参见第1.1.2获取输入的说明
和2.3节的时钟输入端的概述。
18
19
V
IN
+
V
IN
信号输入
（输入） ：模拟
差分满量程输入范围是600
mV
P-P
当FSR引脚为低电平，或者800毫伏
P-P
当FSR引脚
为高。
22
23
DCLK_RST +
DCLK_RST-
采样时钟复位
（输入） ： LVDS
该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。参见第
1.5的详细说明。当在配置14位
寄存器（地址为1h）被设置为1b时，这些differerntial DCLK_RST
标签被选中。
7
V
CMO
共模电压
（输出） ：模拟 -
在这个引脚上的电压输出要求
是在V的共模输入电压
IN
+和V
IN
- 当直流
耦合被使用。该引脚应接地，当交流耦合
用于在所述模拟输入端。该引脚能够采购或
沉100μA ，并且可以驱动负载高达80 pF的。参见第2.2节。
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4
ADC083000
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SNAS358N - 2006年6月 - 修订2009年7月
ADC083000 8位， 3 GSPS ，高性能，低功耗A / D转换器
检查样品：
ADC083000
1
特点
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
对扩展的控制串行接口
输入满量程范围的调整和
OFFSET
占空比校正的采样时钟
测试模式
描述
该ADC083000是一个单一的，低功耗，高
高性能CMOS模拟 - 数字转换器，其
数字化信号， 8位分辨率，采样速率
高达3.4 GSPS 。耗时一个典型的1.9瓦3
从一个单一的1.9伏电源GSPS的，该装置是
指定在整个拥有无失码
工作温度范围。独特的折叠和
插结构，全差分
比较器的设计，的创新设计
内部采样和保持放大器和自
校准方案实现的优异响应
所有动态参数到奈奎斯特，产生一个
位高7.0有效位数（ ENOB ）与748
MHz的输入信号和一个3 GHz的采样率，而
提供10
-18
字错误率。该ADC083000
实现了3 GSPS的采样率，利用两者的
上升和下降的1.5 GHz的输入时钟的边缘。
输出格式为偏移二进制和LVDS
数字输出为符合IEEE 1596.3-1996兼容，
除可调节的共模
0.8V和1.15V之间的电压。
ADC具有1：4多路分解器馈送4
LVDS总线和降低了输出数据率上
每个总线到四分之一采样速率。
该转换器的典型功耗低于25毫瓦
掉电模式，是一个128引脚，
耐热增强型裸露焊盘HLQFP和
工作在工业（ -40°C
≤
T
A
≤
+85°C)
温度范围。
2
应用
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
关键的特定连接的阳离子
分辨率8位
最大转换速率3 GSPS （分钟）
误码率10
-18
（典型值）
ENOB @ 748 MHz输入7.0位（典型值）
SNR @ 748 MHz的44.5分贝（典型值）
全功率带宽3千兆赫（典型值）
耗电量
- 工作1.9 W（典型值）
- 掉电模式25毫瓦（典型值）
1
2
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
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所有商标均为其各自所有者的财产。
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仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
ADC083000
SNAS358N - 2006年6月 - 修订2009年7月
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框图
+
-
S / H
8-BIT
ADC1
8
D
d
解复用
LATCH
D
b
数据总线输出
16 LVDS双
V
IN
+
V
IN
-
+
-
S / H
8-BIT
ADC2
8
解复用
LATCH
D
a
V
REF
D
c
数据总线输出
16 LVDS双
V
BG
CLK +
2
CLK-
CLK/2
产量
时钟
发电机
解复用
DCLK +
DCLK-
OR
CalRun
控制
输入
串行
接口
控制
逻辑
3
2
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ADC083000
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引脚配置
V
A
CalDly / SCS
CalRun
Db0+
Db0-
Db1+
Db1-
V
DR
NC
DR GND
Db2+
Db2-
Db3+
Db3-
Db4+
Db4-
Db5+
Db5-
V
DR
NC
DR GND
Db6+
Db6-
Db7+
Db7-
Dd0+
Dd0-
Dd1+
Dd1-
V
DR
NC
DR GND
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
Dd2+
Dd2-
Dd3+
Dd3-
Dd4+
Dd4-
Dd5+
Dd5-
V
DR
DR GND
Dd6+
Dd6-
Dd7+
Dd7-
DCLK +
DCLK-
或 -
OR +
Dc7-
Dc7+
Dc6-
Dc6+
DR GND
V
DR
Dc5-
Dc5+
Dc4-
Dc4+
Dc3-
Dc3+
Dc2-
Dc2+
GND
V
A
OUTV / SCLK
OutEdge / DDR / SDATA
V
A
GND
V
CMO
V
A
GND
CLK +
CLK-
GND
V
A
FSR / ECE
DCLK_RST
V
A
V
A
V
IN
+
V
IN
-
V
A
GND
DCLK_RST +
DCLK_RST-
GND
V
A
PD
GND
V
A
NC
CAL
V
BG
R
EXT
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
记
在封装的底面露出的焊盘必须焊接到接地平面
保证额定性能。
V
A
Tdiode_P
Tdiode_N
Da0+
Da0-
Da1+
Da1-
V
DR
NC
DR GND
Da2+
Da2-
Da3+
Da3-
Da4+
Da4-
Da5+
Da5-
V
DR
NC
DR GND
Da6+
Da6-
Da7+
Da7-
Dc0+
Dc0-
Dc1+
Dc1-
V
DR
NC
DR GND
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
ADC083000
裸露焊盘底部。
（参见下面的注释。 ）
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3
ADC083000
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引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
V
A
描述
输出电压幅值/串行接口的时钟
（输入） ： LVCMOS
配合该引脚为高电平正常差异和DCLK
数据幅度。地面该引脚为降低差分输出
幅度和减小的功率消耗。看
该LVDS
输出。
当启用扩展控制模式，该引脚
作为SCLK输入该钟表中的串行数据。看
作者/扩展控制
用于在扩展的细节
控制模式。看
串行接口
供的描述
串行接口。
50k
3
OUTV / SCLK
GND
V
A
50k
200k
DDR
4
OutEdge / DDR /
SDATA
GND
50k
8 pF的
SDATA
边沿选择/双数据速率/串行数据
（输入） ： LVCMOS
该输入设置DCLK +的输出边缘
其中输出数据的转换。 （见
OutEdge设置） 。
当
此脚悬空或连接到1/2的电源电压，DDR
时钟使能。如果启用了扩展控制模式，
该引脚用作SDATA输入。看
作者/扩展
控制
对扩展的控制模式的详细信息。看
该
串行接口
对串行接口的描述。
V
A
15
DCLK_RST
V
A
DCLK复位
（输入） ： LVCMOS
该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。看
多种
ADC同步
为详细的描述。当14位中
配置寄存器（地址为1h）被设置为0b ，这个单
截至DCLK_RST引脚选择。另请参见引脚22,23描述。
掉电
（输入） ： LVCMOS
在PD引脚上的逻辑高电平使整个设备
进入掉电模式。
校准周期启动
（输入） ： LVCMOS
最低80输入时钟周期逻辑低电平
其次是最低的80输入时钟周期高点这个引脚
启动校准过程。看
校准
有关概述
的自校准和
命令响应校准
供的描述
命令响应校准。
满量程范围选择/扩展控制启用
（输入） ： LVCMOS
在非扩展控制模式，一个逻辑低电平上这
引脚设置满量程差分输入范围为600毫伏
P-P
。逻辑
高该引脚上设置满量程差分输入范围为820
mV
P-P
。看
模拟输入。
要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到相同的电压
V
A
/ 2 。看
作者/扩展控制
对于该信息
扩展控制模式。
26
PD
30
CAL
GND
V
A
50k
14
FSR / ECE
50k
200k
8 pF的
GND
V
A
50k
127
CalDly / SCS
50k
校准延迟/串行接口芯片选择
（输入） ： LVCMOS
用逻辑高或低引脚14时，该引脚
作为校准延迟，并设置输入时钟的数量
开始校准前电后循环（见
校准） 。
随着14脚悬空，此引脚用作使能引脚串行
接口输入及CalDly值变为"0" （短延迟
没有规定很长电校准延迟） 。
GND
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引脚说明和等效电路（续）
引脚功能
PIN号
符号
等效电路
V
A
描述
10
11
CLK +
CLK-
AGND
V
A
100
50k
V
BIAS
50k
采样时钟输入
（输入） ： LVDS
差分时钟信号必须交流连接到
这些引脚。该输入信号被采样，上升沿和
CLK下降沿。看
获取所述输入
供的描述
获取的输入和
采样时钟输入
为
概述的时钟输入。
AGND
V
A
50k
AGND
V
CMO
从V控制
CMO
18
19
V
IN
+
V
IN
100
V
A
50k
信号输入
（输入） ：模拟
差分满量程输入范围为600毫伏
P-P
当FSR引脚为低电平，或者820毫伏
P-P
当FSR引脚为高电平。
在扩展控制模式， FSR是由满量程确定
电压调节寄存器（地址3H ，位15 ： 7 ） 。
AGND
V
A
22
23
DCLK_RST +
DCLK_RST-
AGND
V
A
100
采样时钟复位
（输入） ： LVDS
正differerntial脉冲对这些引脚用于
复位和同步多个转换器的DCLK出局。看
多ADC同步
为详细的描述。
当14位配置寄存器（地址1H ）设置为1b ，
这些差分DCLK_RST引脚被选择。另请参见15引脚
说明。
AGND
V
CMO
V
A
7
V
CMO
200k
8 pF的
AC
夫妇
启用
共模电压
（输出） ：模拟 -
在这个引脚上的电压输出要求是
在V的共模输入电压
IN
+和V
IN
当直流
耦合被使用。该引脚应接地，当交流耦合
用于在所述模拟输入端。该引脚能够采购或
沉100μA ，并且可以驱动负载高达80 pF的。看
该
模拟输入。
GND
31
V
BG
带隙输出电压
（输出） ：模拟 -
能够100
μA
源出/吸入电流，可以驱动一个
装载高达80 pF的。
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