ADC083000 8位， 3 GSPS ，高性能，低功耗A / D转换器
2009年7月6日
ADC083000
8位， 3 GSPS ，高性能，低功耗A / D
变流器
概述
该ADC083000是一个单一的，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达3.4 GSPS位分辨率。消费
一个典型的1.9瓦3 GSPS从一个单一的1.9伏电源，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和IN-
terpolating架构，完全差分比较DE-
签署，内部采样和保持的创新设计
放大器和自校准方案使优良的
应对所有动态参数达到奈奎斯特，生产
位高7.0有效位数（ ENOB ）与748兆赫
输入信号并同时提供了10 3 GHz的采样速率
-18
字错误率。该ADC083000实现了3 GSPS SAM-
耦率通过利用两者的上升和下降的1.5缘
GHz的输入时钟。输出格式为偏移二进制和
LVDS数字输出与IEEE 1596.3-1996兼容，
除了可调节的共模电压的
与0.8V和1.15V 。
该ADC具有1 ： 4解复用器的饲料四路LVDS总线
并减小了每个总线上的输出数据速率的四分之一的
采样率。
该转换器的典型功耗低于25毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
■
■
■
■
■
■
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
对扩展的控制串行接口
输入满量程和失调电压调整
占空比校正的采样时钟
测试模式
关键的特定连接的阳离子
■
■
■
■
■
■
■
决议
最大转换速率
错误率
ENOB @ 748 MHz输入
SNR @ 748 MHz的
全功率带宽
耗电量
—
操作
—
掉电模式
8位
3 GSPS （分钟）
10
-18
（典型值）
7.0位（典型值）
44.5分贝（典型值）
3千兆赫（典型值）
1.9 W（典型值）
25毫瓦（典型值）
应用
■
■
■
■
■
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
订购信息
工业温度范围
（ -40°C <牛逼
A
< + 85°C ）
ADC083000CIYB
ADC083000RB
NS封装
128引脚裸露焊盘LQFP
参考板
2009美国国家半导体公司
201932
www.national.com
ADC083000
引脚配置
20193201
注意：在封装的底面露出的焊盘必须焊接到接地平面，以确保规定的性能。
3
www.national.com
ADC083000
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值/串行接口的时钟
（输入） ： LVCMOS
配合该引脚为高电平正常差DCLK
和数据幅度。地面该引脚为减少差异
输出幅度和减小的功率消耗。参见第
1.1.6 。当启用扩展控制模式，该引脚
作为SCLK输入该钟表中的串行数据。看
1.2节对扩展的控制模式的详细信息。看
第1.3节串行接口的描述。
3
OUTV / SCLK
4
OutEdge / DDR /
SDATA
边沿选择/双数据速率/串行数据
（输入） ： LVCMOS
该输入设置DCLK +的输出边缘
其中输出数据的转换。 （见1.1.5.2 ） 。当
此脚悬空或连接到1/2的电源电压，DDR
时钟使能。如果启用了扩展控制模式，
该引脚用作SDATA输入。请参见1.2节的详细信息
在扩展控制模式。请参见第1.3节的说明
串行接口。
15
DCLK_RST
DCLK复位
（输入） ： LVCMOS
该引脚上的正脉冲用来复位
并同步多个转换器的DCLK出局。看
第1.5节的详细说明。当在第14位
配置寄存器（地址为1h）被设置为0b ，这个单
截至DCLK_RST引脚选择。另请参见引脚22,23
说明。
掉电
（输入） ： LVCMOS
在PD引脚上的逻辑高电平使整个
器件进入掉电模式。
校准周期启动
（输入） ： LVCMOS
最低80输入时钟周期逻辑低电平
其次是最低的80输入时钟周期高点这个引脚
启动校准过程。参见第2.4.2节为
为说明概述的自校准和第2.4.2.2
对命令校正。
满量程范围选择/扩展控制启用
（输入） ： LVCMOS
在非扩展控制模式，一个逻辑低电平上
该引脚设置满量程差分输入范围为600毫伏
P-P
.
该引脚上的逻辑高电平设置满量程差分输入范围
到820毫伏
P-P
。参见1.1.4节。要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到相同的电压
到V
A
/ 2 。请参见1.2节的信息，扩展控制
模式。
26
PD
30
CAL
14
FSR / ECE
www.national.com
4
ADC083000
引脚功能
PIN号
符号
等效电路
描述
127
CalDly / SCS
校准延迟/串行接口芯片选择
（输入） ： LVCMOS
用逻辑高或低引脚14时，该引脚
作为校准延迟，并设置输入时钟的数量
周期开始校准前电后（见
1.1.1 ） 。随着14脚悬空，此引脚用作使能引脚为
串行接口输入和CalDly值变为"0" （短
拖延没有提供长期电校准延迟） 。
10
11
CLK +
CLK-
采样时钟输入
（输入） ： LVDS
差分时钟信号必须交流再加
这些引脚。该输入信号被采样，上升沿和
CLK下降沿。参见第1.1.2的说明
获取输入和2.3节所述时钟的概述
输入。
18
19
V
IN
+
V
IN
信号输入
（输入） ：模拟
差分满量程输入范围是600
mV
P-P
当FSR引脚为低电平，或者820毫伏
P-P
当FSR引脚
高。在扩展控制模式（FSR）是由确定的
满量程电压调节寄存器（地址3H ，位15 ： 7 ） 。
22
23
DCLK_RST +
DCLK_RST-
采样时钟复位
（输入） ： LVDS
正differerntial脉冲对这些引脚使用
复位和同步多个转换器的DCLK出局。
请参见第1.5节的详细说明。当在第14位
配置寄存器（地址为1h）被设置为1b时，这些差
DCLK_RST标签被选中。另请参见15引脚说明。
7
V
CMO
共模电压
（输出） ：模拟 -
在这个引脚上的电压输出要求
是在V的共模输入电压
IN
+和V
IN
- 当直流
耦合被使用。该引脚应接地，当交流耦合
用于在所述模拟输入端。该引脚能够采购或
沉100μA ，并且可以驱动负载高达80 pF的。参见第2.2节。
5
www.national.com
ADC083000 8位， 3 GSPS ，高性能，低功耗A / D转换器
2008年10月6日
ADC083000
8位， 3 GSPS ，高性能，低功耗A / D
变流器
概述
该ADC083000是一个单一的，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达3.4 GSPS位分辨率。消费
一个典型的1.9瓦3 GSPS从一个单一的1.9伏电源，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和IN-
terpolating架构，完全差分比较DE-
签署，内部采样和保持的创新设计
放大器和自校准方案使优良的
应对所有动态参数达到奈奎斯特，生产
位高7.0有效位数（ ENOB ）与748兆赫
输入信号并同时提供了10 3 GHz的采样速率
-18
字错误率。该ADC083000实现了3 GSPS SAM-
耦率通过利用两者的上升和下降的1.5缘
GHz的输入时钟。输出格式为偏移二进制和
LVDS数字输出与IEEE 1596.3-1996兼容，
除了可调节的共模电压的
与0.8V和1.15V 。
该ADC具有1 ： 4解复用器的饲料四路LVDS总线
并减小了每个总线上的输出数据速率的四分之一的
采样率。
该转换器的典型功耗低于25毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
■
■
■
■
■
■
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
对扩展的控制串行接口
输入满量程和失调电压调整
占空比校正的采样时钟
测试模式
关键的特定连接的阳离子
■
■
■
■
■
■
■
决议
最大转换速率
错误率
ENOB @ 748 MHz输入
SNR @ 748 MHz的
全功率带宽
耗电量
—
操作
—
掉电模式
8位
3 GSPS （分钟）
10
-18
（典型值）
7.0位（典型值）
44.5分贝（典型值）
3千兆赫（典型值）
1.9 W（典型值）
25毫瓦（典型值）
应用
■
■
■
■
■
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
订购信息
工业温度范围
（ -40°C <牛逼
A
< + 85°C ）
ADC083000CIYB
ADC083000DEV
NS封装
128引脚裸露焊盘LQFP
开发系统
2008美国国家半导体公司
201932
www.national.com
ADC083000
引脚配置
20193201
注意：在封装的底面露出的焊盘必须焊接到接地平面，以确保规定的性能。
3
www.national.com
ADC083000
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值/串行接口的时钟
（输入） ： LVCMOS
配合该引脚为高电平正常差DCLK
和数据幅度。地面该引脚为减少差异
输出幅度和减小的功率消耗。参见第
1.1.6 。当启用扩展控制模式，该引脚
作为SCLK输入该钟表中的串行数据。看
1.2节对扩展的控制模式的详细信息。看
第1.3节串行接口的描述。
3
OUTV / SCLK
4
OutEdge / DDR /
SDATA
边沿选择/双数据速率/串行数据
（输入） ： LVCMOS
该输入设置DCLK +的输出边缘
其中输出数据的转换。 （见1.1.5.2 ） 。当
此脚悬空或连接到1/2的电源电压，DDR
时钟使能。如果启用了扩展控制模式，
该引脚用作SDATA输入。请参见1.2节的详细信息
在扩展控制模式。请参见第1.3节的说明
串行接口。
15
DCLK_RST
DCLK复位
（输入） ： LVCMOS
该引脚上的正脉冲用来复位
并同步多个转换器的DCLK出局。看
第1.5节的详细说明。当在第14位
配置寄存器（地址为1h）被设置为0b ，这个单
截至DCLK_RST引脚选择。另请参见引脚22,23
说明。
掉电
（输入） ： LVCMOS
在PD引脚上的逻辑高电平使整个
器件进入掉电模式。
校准周期启动
（输入） ： LVCMOS
最低80输入时钟周期逻辑低电平
其次是最低的80输入时钟周期高点这个引脚
启动校准过程。参见第2.4.2节为
为说明概述的自校准和第2.4.2.2
对命令校正。
满量程范围选择/扩展控制启用
（输入） ： LVCMOS
在非扩展控制模式，一个逻辑低电平上
该引脚设置满量程差分输入范围为600毫伏
P-P
.
该引脚上的逻辑高电平设置满量程差分输入范围
到820毫伏
P-P
。参见1.1.4节。要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到相同的电压
到V
A
/ 2 。请参见1.2节的信息，扩展控制
模式。
26
PD
30
CAL
14
FSR / ECE
www.national.com
4
ADC083000
引脚功能
PIN号
符号
等效电路
描述
127
CalDly / SCS
校准延迟/串行接口芯片选择
（输入） ： LVCMOS
用逻辑高或低引脚14时，该引脚
作为校准延迟，并设置输入时钟的数量
周期开始校准前电后（见
1.1.1 ） 。随着14脚悬空，此引脚用作使能引脚为
串行接口输入和CalDly值变为"0" （短
拖延没有提供长期电校准延迟） 。
10
11
CLK +
CLK-
采样时钟输入
（输入） ： LVDS
差分时钟信号必须交流再加
这些引脚。该输入信号被采样，上升沿和
CLK下降沿。参见第1.1.2的说明
获取输入和2.3节所述时钟的概述
输入。
18
19
V
IN
+
V
IN
信号输入
（输入） ：模拟
差分满量程输入范围是600
mV
P-P
当FSR引脚为低电平，或者820毫伏
P-P
当FSR引脚
高。在扩展控制模式（FSR）是由确定的
满量程电压调节寄存器（地址3H ，位15 ： 7 ） 。
22
23
DCLK_RST +
DCLK_RST-
采样时钟复位
（输入） ： LVDS
正differerntial脉冲对这些引脚使用
复位和同步多个转换器的DCLK出局。
请参见第1.5节的详细说明。当在第14位
配置寄存器（地址为1h）被设置为1b时，这些差
DCLK_RST标签被选中。另请参见15引脚说明。
7
V
CMO
共模电压
（输出） ：模拟 -
在这个引脚上的电压输出要求
是在V的共模输入电压
IN
+和V
IN
- 当直流
耦合被使用。该引脚应接地，当交流耦合
用于在所述模拟输入端。该引脚能够采购或
沉100μA ，并且可以驱动负载高达80 pF的。参见第2.2节。
5
www.national.com
ADC083000 8位， 3 GSPS ，高性能，低功耗A / D转换器
2007年5月
ADC083000
8位， 3 GSPS ，高性能，低功耗A / D
变流器
概述
该ADC083000是一个单一的，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达3.4 GSPS位分辨率。消费
一个典型的1.9瓦3 GSPS从一个单一的1.9伏电源，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和IN-
terpolating架构，完全差分比较DE-
签署，内部采样和保持的创新设计
放大器和自校准方案使一个非常平坦
应对所有动态参数达到奈奎斯特，生产
位高7.0有效位数（ ENOB ）与748兆赫
输入信号并同时提供了10 3 GHz的采样速率
-18
误码率（ BER）。该ADC083000实现了3 GSPS
采样速率，利用两者的上升和下降的边缘
1.5 GHz的输入时钟。输出格式为偏移二进制和
LVDS数字输出与IEEE 1596.3-1996兼容，
除了可调节的共模电压的
与0.8V和1.15V 。
该ADC具有1 ： 4解复用器的饲料四路LVDS总线
并减小了每个总线上的输出数据速率的四分之一的
采样率。
该转换器的典型功耗低于25毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
■
■
■
■
■
■
■
■
内部采样和保持
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
保证无失码
对扩展的控制串行接口
输入满量程和失调电压调整
占空比校正的采样时钟
测试模式
关键的特定连接的阳离子
■
■
■
■
■
■
■
决议
最大转换速率
误码率（ BER）的
ENOB @ 748 MHz输入
SNR @ 748 MHz的
全功率带宽
耗电量
—
操作
—
掉电模式
8位
3 GSPS （分钟）
10
-18
（典型值）
7.0位（典型值）
44.5分贝（典型值）
3千兆赫（典型值）
1.9 W（典型值）
25毫瓦（典型值）
应用
■
■
■
■
■
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
订购信息
工业温度范围
（ -40°C <牛逼
A
< + 85°C ）
ADC083000CIYB
ADC08x3000EB
NS封装
128引脚裸露焊盘LQFP
开发板
2007美国国家半导体公司
201932
www.national.com
ADC083000
框图
20193253
引脚配置
20193201
注意：在封装的底面露出的焊盘必须焊接到接地平面，以确保规定的性能。
www.national.com
2
ADC083000
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值/串行接口的时钟
（输入） ： LVCMOS
配合该引脚为高电平正常差DCLK
和数据幅度。地面该引脚为减少差异
输出幅度和减小的功率消耗。参见第
1.1.6 。当启用扩展控制模式，该引脚
作为SCLK输入该钟表中的串行数据。看
1.2节对扩展的控制模式的详细信息。看
第1.3节串行接口的描述。
3
OUTV / SCLK
4
OutEdge / DDR /
SDATA
边沿选择/双数据速率/串行数据
（输入） ： LVCMOS
该输入设置DCLK +的输出边缘
其中输出数据的转换。 （见1.1.5.2 ） 。当
此脚悬空或连接到1/2的电源电压，DDR
时钟使能。如果启用了扩展控制模式，
该引脚用作SDATA输入。请参见1.2节的详细信息
在扩展控制模式。请参见第1.3节的说明
串行接口。
15
DCLK_RST
DCLK复位
（输入） ： LVCMOS
该引脚上的正脉冲用来复位
并同步多个转换器的DCLK出局。看
第1.5节的详细说明。当在第14位
配置寄存器（地址为1h）被设置为0b ，这个单
截至DCLK_RST引脚选择。
掉电
（输入） ： LVCMOS
在PD引脚上的逻辑高电平使整个
器件进入掉电模式。
校准周期启动
（输入） ： LVCMOS
最低80输入时钟周期逻辑低电平
其次是最低的80输入时钟周期高点这个引脚
启动校准过程。参见第2.4.2节为
为说明概述的自校准和第2.4.2.2
对命令校正。
满量程范围选择/扩展控制启用
（输入） ： LVCMOS
在非扩展控制模式，一个逻辑低电平上
该引脚设置满量程差分输入范围为600毫伏
P-P
.
该引脚上的逻辑高电平设置满量程差分输入范围
到820毫伏
P-P
。参见1.1.4节。要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到相同的电压
到V
A
/ 2 。请参见1.2节的信息，扩展控制
模式。
26
PD
30
CAL
14
FSR / ECE
3
www.national.com
ADC083000
引脚功能
PIN号
符号
等效电路
描述
127
CalDly / SCS
校准延迟/串行接口芯片选择
（输入） ： LVCMOS
用逻辑高或低引脚14时，该引脚
作为校准延迟，并设置输入时钟的数量
周期开始校准前电后（见
1.1.1 ） 。随着14脚悬空，此引脚用作使能引脚为
串行接口输入和CalDly值变为"0" （短
拖延没有提供长期电校准延迟） 。
10
11
CLK +
CLK-
采样时钟输入
（输入） ： LVDS
差分时钟信号必须交流再加
这些引脚。该输入信号被采样的上升和下降
CLK的边缘。参见第1.1.2获取的说明
输入和2.3节的时钟输入端的概述。
18
19
V
IN
+
V
IN
信号输入
（输入） ：模拟
差分满量程输入范围是600
mV
P-P
当FSR引脚为低电平，或者820毫伏
P-P
当FSR引脚
为高。
22
23
DCLK_RST +
DCLK_RST-
采样时钟复位
（输入） ： LVDS
该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。参见第
1.5的详细说明。当在配置14位
寄存器（地址为1h）被设置为1b时，这些差分DCLK_RST
标签被选中。
7
V
CMO
共模电压
（输出） ：模拟 -
在这个引脚上的电压输出要求
是在V的共模输入电压
IN
+和V
IN
- 当直流
耦合被使用。该引脚应接地，当交流耦合
用于在所述模拟输入端。该引脚能够采购或
沉100μA ，并且可以驱动负载高达80 pF的。参见第2.2节。
www.national.com
4
ADC083000高性能，低功耗， 8位， 3 GSPS A / D转换器
超前信息
2006年6月
ADC083000
高性能，低功耗， 8位， 3 GSPS A / D
变流器
概述
注：本产品是目前正在开发中。 - ALL
规范是设计的目标，并有可能
改变。
该ADC083000是一个单一的，低功耗，高性能
CMOS模拟 - 数字转换器，数字化的信号，以8
在采样速率高达3.4 GSPS位分辨率。消费
一个典型的1.8瓦的3 GSPS从单一1.9伏电源，
该设备是保证无失码的
整个工作温度范围内。独特的折叠和
插结构，全差分比较
设计，内部的创新设计采样和
保持放大器和自校准方案使一个非常
所有动态参数的平坦响应提高到奈奎斯特，亲
ducing高7.0 ENOB用748兆赫的输入信号和一个
同时提供了10 3 GHz的采样率
-18
B.E.R.该
ADC083000实现了3GSPS的采样率，利用
两者的上升和下降1.5 GSPS输入时钟的边沿。
输出格式为偏移二进制和LVDS数字输出
看跌期权是符合IEEE 1596.3-1996 ，与例外
0.8V之间可调共模电压和灰
和1.2V 。
该ADC具有1 ： 4解复用器的饲料四路LVDS
总线和降低输出数据速率每个总线上以一个
四分之一采样速率。 ADC可以被编程
到1：2输出模式，其中数据是在直流输出
和Dd通道在输入时钟的速率。
该转换器的典型功耗低于20毫瓦
掉电模式，并且可以在一个128引脚，热
增强的裸露焊盘LQFP封装，工作在行业
试验（ -40℃
≤
T
A
≤
+ 85 ° C）温度范围。
特点
n
n
n
n
n
n
n
n
n
n
内部采样和保持
单+ 1.9V
±
0.1V操作
SDR和DDR输出时钟的选择
1 ： 2或1：4的可选输出多路分配器
时钟相位调整为多个ADC同步
保证无失码
对扩展的控制串行接口
输入满量程范围和偏移微调
占空比校正的采样时钟
测试模式
关键的特定连接的阳离子
n
n
n
n
n
n
n
决议
最大转换速率
误码率
ENOB
@
748 MHz输入
SNR
@
748MHz
全功率带宽
耗电量
- 工作
·掉电模式
8位
3 GSPS （分钟）
10
-18
（典型值）
7.0位（典型值）
44分贝（典型值）
3千兆赫（典型值）
1.8 W（典型值）
20毫瓦（典型值）
应用
n
n
n
n
n
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
2006美国国家半导体公司
DS201932
www.national.com
ADC083000
引脚配置
20193201
*在包装背面的裸露焊盘必须焊接到接地平面，以确保达到额定性能。
3
www.national.com
ADC083000
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
描述
输出电压幅值和串行接口的时钟。配合本
引脚为高电平正常差分DCLK和数据的幅度。
地面该引脚为降低差分输出幅度和
降低功耗。参见1.1.6节。当
扩展控制模式被激活时，此引脚用作
SCLK输入，钟表串行data.See 1.2节
在扩展控制模式的详细信息。参见第1.3
串行接口的描述。
DCLK边沿选择，双倍数据速率开启和串行数据
输入。这个输入设置DCLK +的输出边缘处的
输出数据转换。 （见1.1.5.2 ） 。当该引脚为
浮置或连接到1/2的电源电压，DDR时钟
被使能。当启用扩展控制模式，此
引脚用作SDATA输入。请参见1.2节的详细信息
在扩展控制模式。请参见第1.3节的说明
的串行接口。
DCLK复位。该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。看
第1.5节的详细说明。
断电。在PD引脚上的逻辑高电平使整个
器件进入掉电模式。
校准周期启动。最低80输入时钟周期
逻辑低后跟最少80个输入时钟周期高
该引脚上启动自校准序列。参见第
2.4.2自校准的概述和2.4.2.2节
命令响应校准的描述。
满量程范围选择和扩展控制使能。在
非扩展控制模式下，该引脚为逻辑低电平设置
满量程差分输入范围为650毫伏
P-P
。高上的一个逻辑
该引脚设置满量程差分输入范围为870
mV
P-P
。参见1.1.4节。要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到一个电压
等于V
A
/ 2 。请参见1.2节的信息
扩展控制模式。
延迟校准和串行接口芯片选择。有
逻辑高或低的14引脚，该引脚用作校准
延迟和设置的电源后输入时钟周期数
高达校准开始之前（参见1.1.1节） 。随着销14
浮动，此引脚用作使能引脚串行接口
输入和CalDly值变为"0" （短的延迟，无
提供了很长电校准延迟）。
3
OUTV / SCLK
4
OutEdge / DDR
/ SDATA
15
DCLK_RST
26
PD
30
CAL
14
FSR / ECE
127
CalDly / SCS
www.national.com
4
ADC083000,ADC12DL080,ADC14155,
ADC14DS105,LMH6515,LMH6552,LMH6555,
LMK02000,LMK03001,LMX2531
选择放大器器，ADC和时钟，用于高性能的信号路径
文献编号： SNOA866
信道
设计师
提示，技巧，以及从模拟信号路径的专家技术
111号
专题文章............... 1-9
GHz的放大器器.................. 10
GSPS A / D转换器...... 11
选择放大器器，ADC和时钟
针对高性能信号路径
- 由迈克壶，首席应用工程师
odern通信和测量系统的设计是
在复杂性不断增加的最新的高性能proces-
理器和DSP实现新的信号处理技术。由于系统
对于速度和分辨率增加的要求，更能模拟 - 数字
转换器（ADC ）的出现，并且这些反过来需要较高性能的
模拟前端（AFE ） 。在许多系统中，模拟前端可以被认为是一个
关键限制因素，在整个系统的性能。应用，如
医用超声波，雷达，无线电频率Identi网络阳离子（ RFID ） ，以及
视频成像同样需要高性能的AFE 。 AFE设计
如今都面临着选择最佳的扩增fi er驱动的挑战
的ADC ，包括如何最大化信号通路的动态范围和
如何选择最佳的滤波器对于给定的应用程序。本文将针对
高速数据采集系统的设计中，其中包括一些
在由AFE创建整个系统的性能的限制因素，并
时钟驱动ADC 。
一个通用的AFE的信号路径，包括源（ VS ） ，低噪声放大器器
（LNA）， ADC驱动器，信道滤波器，取样时钟和ADC级是
所示
图1 。
R
S
V
S
LNA
ADC
司机
通道
滤波器
M
ADC
CLK
CLK
时钟
司机
图1.模拟前端信号通道
任何数据采集系统性能的关键措施是E FF ective
位数（ ENOB ）号决议，它提供了数量。该ENOB最大化
通过最小化由AFE的到各个阶段添加的噪声和失真
处理的信号。由一个特定的阶段添加的噪声的度量是噪声
因子F ，它是总输入参考级的输入的划分的噪声
由于前级的噪声。经常引用的噪声系数， NF ，是10日志F.
信道
设计师
选择放大器器，ADC和时钟，用于高性能的信号路径
无视滤波器，整体的级联噪声
如图是由Frii的公式给定的路径：
F
级联
= F
LNA
+
F
司机
- 1
G
LNA
+
F
ADC
- 1
G
LNA
×G下
司机
其中f
LNA
= LNA噪声系数
F
司机
=噪声驱动级的因素
F
ADC
= ADC的噪声系数
G
LNA
低噪声放大器的增益=
G
司机
驱动器级的增益=
各阶段之间的信号路径可以是单
端或二FF erential ，根据初始
信号源。用于与一个单端源
输出时，一个“单到二FF阶段”可用于创建
二FF erential驱动信号。迪FF erential信号通路
有更高的性能，但缺点包括
增加部件的数量，板
面积，成本，以及滤波器的复杂性。
数据采集系统的类型
采样数据系统可以被分成两个主要
类型。最简单的是将基带系统还
被称为“第一奈奎斯特区”制度。第二个
是更复杂的欠采样的系统中，往往
简称为带通，窄带，子采样，或
中频（IF ） -sampled系统。
基带系统的信号路径通常是直流
耦合而中频的带通的信号路径趋向于
AC耦合。在传统的第一奈奎斯特区
系统中， ADC的采样输入的采样率
f
S
，这是至少两倍的最高信号频率，
f
H
，存在于ADC输入（图
2a).
ADC驱动器的噪声由增益分
所述低噪声放大器，因此，它是最好的选择
最低的噪声LNA提供，并采取尽可能多的增益
尽可能在这个科幻RST阶段。由于该噪声
驱动器由低噪声放大器的增益划分，它变得不太
临界的整体噪声性能。事实上，在
进一步沿信号路径中，那么重要的
每级的噪声性能变。
在LNA之后积木是ADC驱动
阶段。在一个系统中，响应下降到信号处
为了避免输入频率以上的F走样
S
/2
0赫兹，直流耦合放大器器是唯一的选择，
回落到第一Nyquist区，如图
而交流耦合的系统中，变压器可以
图2b
ADC的输入通常带限
也可以使用。但是，变压器的限制
到第一奈奎斯特区通过一个低通信道滤波器。
操作和它们的频率范围可以具有差
迪FF erential输出平衡，这是非常重要的，当
驾驶迪FF erential输入的ADC 。
当提供增益，变压器
第一Nyquist区
第二Nyquist区
第三奈奎斯特频率区
第四奈奎斯特区域
5 Nyquist区
也乘源阻抗
由变压器驱动ADC
动态
匝数比的平方。这将减少
ADCRange
输入
输入
输入
输入
输入
图片
图片
图片
图片
信号
与形成的极点频率
有用信号
f
H
频率
ADC的输入电容，从而
2f
s
f
s
/2
f
s
3f
s
/2
BAND
降低了系统的带宽。连
图2a。第一奈奎斯特基带采样的地方（ fs>2fH ）
虽然放大器器可以添加更多
噪声比的变压器，它们具有
更好的增益平坦度，并能提供
第一Nyquist区
第二Nyquist区
第三奈奎斯特频率区
第四奈奎斯特区域
5 Nyquist区
的范围内所需的增益设置的
输入信号“别名”
通过支线图片
不需要的输人
带动
外部电阻。一个变压器的增益
支线支线
信号支线
图片
图片图片
ADC动态
输入
输入
输入
输入
输入
前者是通过实现的匝数不限
范围
图片
图片
信号
图片
图片
比。放大器器具有较低的输出
有用信号
频率
f
BAND
2f
s
f
s
/2
H
f
s
3f
s
/2
阻抗是不显着
一个FF通过增益的选择ected 。
图2b 。第一奈奎斯特采样，没有ADC的输入滤波器输入显示
推动>fs / 2混叠回第一Nyquist区干扰input< fs / 2的
大小
2
大小
信道
设计师
使用完整的ADC的动态范围，
确保任何不期望的，出带外
信号分量被过滤的网络连接到少
比ADC最不显着的位
（ LSB）的水平。这要求高阶
滤池获得苏FFI ciently急剧的滚
FF ，如果想要的和不想要的输入 -
信号分量接近太近
到f
S
/ 2（图
2c).
大小
第一Nyquist区
第二Nyquist区
第三奈奎斯特频率区
第四奈奎斯特区域
5 Nyquist区
ADC动态
范围
低通滤波器在
ADC输入
不需要的输人
信号支线
输入
信号
有用信号
BAND
输入
图片
输入
图片
输入
图片
输入
图片
f
s
/2
f
H
f
s
3f
s
/2
2f
s
频率
图2c 。用低通滤波器第一奈奎斯特基带采样
大小
一种解决方案是提高ADC
第一Nyquist区
第二Nyquist区
采样率和过采样输入
低通滤波器在
ADC输入
信号。这种传播的奈奎斯特频率区
不需要的输人
输入信号支线
信号支线
ADC动态
输入
输入
输入
通过滤波器衰减
进一步在频率和放松
范围
图片
图片
信号
该通道 - 滤波器设计（图
2d).
有用信号
频率
f
H
f
s
/2
BAND
2f
s
高速基带采样是
在许多测试和测量发现
图2d 。第一奈奎斯特基带>2x过采样与“宽松”
需要数据转换应用
低通滤波器的要求
从DC到GHz 。
一个欠采样系统使用一个
ADC采用了全功率带宽
大于f要高得多
S
/ 2 。例如，它
不寻常的ND科幻1GHz的输入
带宽在100MHz的采样
ADC。这允许一个窄带IN-
表决集中在一个频率>f
S
/ 2为
欠采样的速率低得多的
比常规的奈奎斯特F
S
率，
和别名或“折叠”回落到
第一Nyquist区。这示于
图3a
其中，信号A的期望
信号被转换。
大小
1st
奈奎斯特
区
2nd
奈奎斯特
区
3rd
4th
奈奎斯特奈奎斯特
区
区
5th
奈奎斯特
区
6th
奈奎斯特
区
7th
奈奎斯特
区
8th
奈奎斯特
区
9th
奈奎斯特
区
10th
奈奎斯特
区
11th
奈奎斯特
区
12th
奈奎斯特
区
别号
A的
图片
A的
图片
A的
图片
A的
图片
A的
图片
A的
通缉
输入
图像信号的图像
A的
A的
A
图片图片
A的
A的
图片
A的
图片
A的
f
s
2f
s
3f
s
4f
s
5f
s
频率
图3a。诚征信号A >fs欠采样从第8 Nyquist区
回到第一Nyquist区
1st
奈奎斯特
区
2nd
奈奎斯特
区
3rd
4th
奈奎斯特奈奎斯特
区
区
5th
奈奎斯特
区
6th
奈奎斯特
区
7th
奈奎斯特
区
8th
奈奎斯特
区
9th
奈奎斯特
区
10th
奈奎斯特
区
11th
奈奎斯特
区
12th
奈奎斯特
区
大小
B的
B的
B的
B的
B的
在更高的输入频率，将
ADC的输入级变slew-
率有限。为了达到最佳的失真
频率
f
s
2f
s
3f
s
4f
s
5f
s
来自ADC的性能，它是
建议保持中心
图3b 。如果不带通滤波器不需要的信号B允许它混叠
到第一奈奎斯特区和干扰有用信号A的恢复
的欠采样频率
信号到不超过10 ％至30％
ADC的满功率带宽的视
其他混叠的成分。带通滤波器是用来
ADC的性能。
从删除所有干扰频率和噪声
ADC输入否则可能混叠到
在一个欠采样系统中，信道滤波器是
基带与有用信号。
图3b
节目
要保证所需的信号是最佳
第二个不想要的信号B折叠的电子FF学分
回收在基带，并从所有的分离
从7 Nyquist区干扰回来
B的别名
Inteferes
用别名
A的
图片图片
B的
B的
图片图片
B的
B的
通缉
输入
信号
不需要的
A
信号B
图片图片图片
图片图片
signalpath.national.com/designer
3
信道
设计师
选择放大器器，ADC和时钟，用于高性能的信号路径
采样时钟注意事项
在ADC时钟的时钟抖动
另一个关键因子FF阿拉斯的
别号
采样系统的信号 - 噪声
A的
比（SNR） 。在高输入信号
频率下， ADC的SNR
频率
从熟悉的quantiza-出发
f
s
2f
s
3f
s
4f
s
5f
s
化噪声受限的6.02N的水平
图3c 。不想要的信号B的混叠B阻止了大约一个带通滤波器
+ 1.76分贝（其中n =比特数）
到的抖动噪声限制的电平
信号A和防止恢复基带。
图3c
-20 X日志（ 2π X F
信号
X TJ
RMS
).
显示了所需的带通滤波器。
变量f
信号
是最高的输入信号 -
频率分量转换由ADC 。
经常在一个欠采样系统中，信号
变量TJ
RMS
是在上述总均方根时钟抖动
感兴趣的带宽是过采样的，如一个
秒，由所有的根之方给出
100 MSPS采样5MHz的带宽信号，
从迪FF erent均方根时间抖动成分
和后连接过滤的数字化，提高了动态
时钟路径中的阶段，包括：时钟源，
范围的系统。获得噪声处理增益
时钟蒲式耳FF器中，并且在内部时钟电路
的事实， ADC的输入参考噪声
该ADC。
扩展到整个第一奈奎斯特区从零到
f
S
/ 2 。通过限制输入带宽小于
例如，得到74分贝的信噪比性能
f
S
/ 2 ，噪声在ADC的输入减少，
300 MHz的要求在时钟的总均方根抖动
给提高动态范围和分辨率。该
路径包括ADC为小于105毫
追加的处理增益由下式给出：
秒（ FS ） RMS。美国国家半导体的最新的高样品 -
率转换器是特定网络版与2 V
P-P
迪FF erential
处理增益= 10日志[ （ FS / 2 ） / BW ]分贝
时钟的抖动降到最低并最大限度地提高信噪比。这是
其中BW是后置过滤的音响信号的带宽。为
重要驱动这些输入与低抖动时钟。
f
S
= 100 MSPS和BW = 5兆赫，这相当于
例如，一个70飞秒，外部时钟路径抖动的COM
到10dB的处理增益。为了最大限度地提高流程 -
软硬件就可以为一个70的FS ，内部ADC时钟抖动传递
其增益，过采样的信号的带宽
100 fs的抖动总额（合并在RSS的方式） 。国
最高的可能的采样率，和后处理，该
针对FF器家族的低抖动时钟组件
最窄-可能信号带宽。
在本申请中。
1st
奈奎斯特
区
2nd
奈奎斯特
区
3rd
4th
奈奎斯特奈奎斯特
区
区
5th
奈奎斯特
区
6th
奈奎斯特
区
7th
奈奎斯特
区
8th
奈奎斯特
区
9th
奈奎斯特
区
10th
奈奎斯特
区
11th
奈奎斯特
区
12th
奈奎斯特
区
大小
通缉
输入
信号
不需要的
A
信号B
通
滤波器
欠采样被用在许多现代无线
和雷达系统，其中一个单一的，模拟混频器
级的RF信号下变频为IF信号
其中，带通滤波网络后，被化名为数字
基带，其中所述网络连接最终信号被提取
进一步的数字处理。这降低了数
的模拟混频器和滤波器的阶段。欠采样
输入信号相当于基带模数转换器
加上IF下变频混频器。的缺点
欠采样是在较高频率perfor-
从放大器器和ADC所需的曼斯，更
在ADC时钟严格的抖动要求，
和DSP处理的要求。
ADC输入级
当选择放大器器来驱动高速
的ADC ，了解负载，重要的是
该放大器器进行驱动。内部前
一个unbu FF ERED ADC的结束通常由一个
通过样品的分析采样输入网络控制
和保持该命令的输入时钟信号
网络要么采样施加的输入信号或
保持为转换输入状态（图
4).
该输入网络呈现出不断变化的电容
加载的驱动级，因为它反复转换
采样和保持之间，引起短暂charg-
荷兰国际集团的尖峰ADC输入，这是更加严重
4
ADC083000
www.ti.com
SNAS358N - 2006年6月 - 修订2009年7月
ADC083000 8位， 3 GSPS ，高性能，低功耗A / D转换器
检查样品：
ADC083000
1
特点
单+ 1.9V ± 0.1V操作
SDR和DDR输出时钟的选择
对扩展的控制串行接口
输入满量程范围的调整和
OFFSET
占空比校正的采样时钟
测试模式
描述
该ADC083000是一个单一的，低功耗，高
高性能CMOS模拟 - 数字转换器，其
数字化信号， 8位分辨率，采样速率
高达3.4 GSPS 。耗时一个典型的1.9瓦3
从一个单一的1.9伏电源GSPS的，该装置是
指定在整个拥有无失码
工作温度范围。独特的折叠和
插结构，全差分
比较器的设计，的创新设计
内部采样和保持放大器和自
校准方案实现的优异响应
所有动态参数到奈奎斯特，产生一个
位高7.0有效位数（ ENOB ）与748
MHz的输入信号和一个3 GHz的采样率，而
提供10
-18
字错误率。该ADC083000
实现了3 GSPS的采样率，利用两者的
上升和下降的1.5 GHz的输入时钟的边缘。
输出格式为偏移二进制和LVDS
数字输出为符合IEEE 1596.3-1996兼容，
除可调节的共模
0.8V和1.15V之间的电压。
ADC具有1：4多路分解器馈送4
LVDS总线和降低了输出数据率上
每个总线到四分之一采样速率。
该转换器的典型功耗低于25毫瓦
掉电模式，是一个128引脚，
耐热增强型裸露焊盘HLQFP和
工作在工业（ -40°C
≤
T
A
≤
+85°C)
温度范围。
2
应用
直接RF下变频
数字示波器
卫星机顶盒
通信系统
测试仪表
关键的特定连接的阳离子
分辨率8位
最大转换速率3 GSPS （分钟）
误码率10
-18
（典型值）
ENOB @ 748 MHz输入7.0位（典型值）
SNR @ 748 MHz的44.5分贝（典型值）
全功率带宽3千兆赫（典型值）
耗电量
- 工作1.9 W（典型值）
- 掉电模式25毫瓦（典型值）
1
2
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
所有商标均为其各自所有者的财产。
版权所有2006-2009 ，德州仪器
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
ADC083000
SNAS358N - 2006年6月 - 修订2009年7月
www.ti.com
框图
+
-
S / H
8-BIT
ADC1
8
D
d
解复用
LATCH
D
b
数据总线输出
16 LVDS双
V
IN
+
V
IN
-
+
-
S / H
8-BIT
ADC2
8
解复用
LATCH
D
a
V
REF
D
c
数据总线输出
16 LVDS双
V
BG
CLK +
2
CLK-
CLK/2
产量
时钟
发电机
解复用
DCLK +
DCLK-
OR
CalRun
控制
输入
串行
接口
控制
逻辑
3
2
提交文档反馈
产品文件夹链接：
ADC083000
版权所有2006-2009 ，德州仪器
ADC083000
www.ti.com
SNAS358N - 2006年6月 - 修订2009年7月
引脚配置
V
A
CalDly / SCS
CalRun
Db0+
Db0-
Db1+
Db1-
V
DR
NC
DR GND
Db2+
Db2-
Db3+
Db3-
Db4+
Db4-
Db5+
Db5-
V
DR
NC
DR GND
Db6+
Db6-
Db7+
Db7-
Dd0+
Dd0-
Dd1+
Dd1-
V
DR
NC
DR GND
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
Dd2+
Dd2-
Dd3+
Dd3-
Dd4+
Dd4-
Dd5+
Dd5-
V
DR
DR GND
Dd6+
Dd6-
Dd7+
Dd7-
DCLK +
DCLK-
或 -
OR +
Dc7-
Dc7+
Dc6-
Dc6+
DR GND
V
DR
Dc5-
Dc5+
Dc4-
Dc4+
Dc3-
Dc3+
Dc2-
Dc2+
GND
V
A
OUTV / SCLK
OutEdge / DDR / SDATA
V
A
GND
V
CMO
V
A
GND
CLK +
CLK-
GND
V
A
FSR / ECE
DCLK_RST
V
A
V
A
V
IN
+
V
IN
-
V
A
GND
DCLK_RST +
DCLK_RST-
GND
V
A
PD
GND
V
A
NC
CAL
V
BG
R
EXT
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
记
在封装的底面露出的焊盘必须焊接到接地平面
保证额定性能。
V
A
Tdiode_P
Tdiode_N
Da0+
Da0-
Da1+
Da1-
V
DR
NC
DR GND
Da2+
Da2-
Da3+
Da3-
Da4+
Da4-
Da5+
Da5-
V
DR
NC
DR GND
Da6+
Da6-
Da7+
Da7-
Dc0+
Dc0-
Dc1+
Dc1-
V
DR
NC
DR GND
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
ADC083000
裸露焊盘底部。
（参见下面的注释。 ）
版权所有2006-2009 ，德州仪器
提交文档反馈
产品文件夹链接：
ADC083000
3
ADC083000
SNAS358N - 2006年6月 - 修订2009年7月
www.ti.com
引脚说明和等效电路
引脚功能
PIN号
符号
等效电路
V
A
描述
输出电压幅值/串行接口的时钟
（输入） ： LVCMOS
配合该引脚为高电平正常差异和DCLK
数据幅度。地面该引脚为降低差分输出
幅度和减小的功率消耗。看
该LVDS
输出。
当启用扩展控制模式，该引脚
作为SCLK输入该钟表中的串行数据。看
作者/扩展控制
用于在扩展的细节
控制模式。看
串行接口
供的描述
串行接口。
50k
3
OUTV / SCLK
GND
V
A
50k
200k
DDR
4
OutEdge / DDR /
SDATA
GND
50k
8 pF的
SDATA
边沿选择/双数据速率/串行数据
（输入） ： LVCMOS
该输入设置DCLK +的输出边缘
其中输出数据的转换。 （见
OutEdge设置） 。
当
此脚悬空或连接到1/2的电源电压，DDR
时钟使能。如果启用了扩展控制模式，
该引脚用作SDATA输入。看
作者/扩展
控制
对扩展的控制模式的详细信息。看
该
串行接口
对串行接口的描述。
V
A
15
DCLK_RST
V
A
DCLK复位
（输入） ： LVCMOS
该引脚上的正脉冲用于复位和
同步多个转换器的DCLK出局。看
多种
ADC同步
为详细的描述。当14位中
配置寄存器（地址为1h）被设置为0b ，这个单
截至DCLK_RST引脚选择。另请参见引脚22,23描述。
掉电
（输入） ： LVCMOS
在PD引脚上的逻辑高电平使整个设备
进入掉电模式。
校准周期启动
（输入） ： LVCMOS
最低80输入时钟周期逻辑低电平
其次是最低的80输入时钟周期高点这个引脚
启动校准过程。看
校准
有关概述
的自校准和
命令响应校准
供的描述
命令响应校准。
满量程范围选择/扩展控制启用
（输入） ： LVCMOS
在非扩展控制模式，一个逻辑低电平上这
引脚设置满量程差分输入范围为600毫伏
P-P
。逻辑
高该引脚上设置满量程差分输入范围为820
mV
P-P
。看
模拟输入。
要启用扩展控制
模式，由此，串行接口和控制寄存器
就业，允许该引脚悬空或连接到相同的电压
V
A
/ 2 。看
作者/扩展控制
对于该信息
扩展控制模式。
26
PD
30
CAL
GND
V
A
50k
14
FSR / ECE
50k
200k
8 pF的
GND
V
A
50k
127
CalDly / SCS
50k
校准延迟/串行接口芯片选择
（输入） ： LVCMOS
用逻辑高或低引脚14时，该引脚
作为校准延迟，并设置输入时钟的数量
开始校准前电后循环（见
校准） 。
随着14脚悬空，此引脚用作使能引脚串行
接口输入及CalDly值变为"0" （短延迟
没有规定很长电校准延迟） 。
GND
4
提交文档反馈
产品文件夹链接：
ADC083000
版权所有2006-2009 ，德州仪器
ADC083000
www.ti.com
SNAS358N - 2006年6月 - 修订2009年7月
引脚说明和等效电路（续）
引脚功能
PIN号
符号
等效电路
V
A
描述
10
11
CLK +
CLK-
AGND
V
A
100
50k
V
BIAS
50k
采样时钟输入
（输入） ： LVDS
差分时钟信号必须交流连接到
这些引脚。该输入信号被采样，上升沿和
CLK下降沿。看
获取所述输入
供的描述
获取的输入和
采样时钟输入
为
概述的时钟输入。
AGND
V
A
50k
AGND
V
CMO
从V控制
CMO
18
19
V
IN
+
V
IN
100
V
A
50k
信号输入
（输入） ：模拟
差分满量程输入范围为600毫伏
P-P
当FSR引脚为低电平，或者820毫伏
P-P
当FSR引脚为高电平。
在扩展控制模式， FSR是由满量程确定
电压调节寄存器（地址3H ，位15 ： 7 ） 。
AGND
V
A
22
23
DCLK_RST +
DCLK_RST-
AGND
V
A
100
采样时钟复位
（输入） ： LVDS
正differerntial脉冲对这些引脚用于
复位和同步多个转换器的DCLK出局。看
多ADC同步
为详细的描述。
当14位配置寄存器（地址1H ）设置为1b ，
这些差分DCLK_RST引脚被选择。另请参见15引脚
说明。
AGND
V
CMO
V
A
7
V
CMO
200k
8 pF的
AC
夫妇
启用
共模电压
（输出） ：模拟 -
在这个引脚上的电压输出要求是
在V的共模输入电压
IN
+和V
IN
当直流
耦合被使用。该引脚应接地，当交流耦合
用于在所述模拟输入端。该引脚能够采购或
沉100μA ，并且可以驱动负载高达80 pF的。看
该
模拟输入。
GND
31
V
BG
带隙输出电压
（输出） ：模拟 -
能够100
μA
源出/吸入电流，可以驱动一个
装载高达80 pF的。
版权所有2006-2009 ，德州仪器
提交文档反馈
产品文件夹链接：
ADC083000
5
QQ：2880707522 复制
