【400 MSPS 14位， 1.8 V CMOS直接数字频率合成器AD9951特点400 MSPS内】,IC型号AD9951YSVZ,AD9951YSVZ PDF资料,AD9951YSVZ经销商,ic,电子元器件-51电子网

400 MSPS 14位， 1.8 V CMOS

直接数字频率合成器

AD9951

特点

400 MSPS内部时钟速度

集成的14位DAC

32位调谐字

相位噪声≤ -120 dBc的/赫兹@ 1 kHz偏置（ DAC输出）

出色的动力性能

>80分贝SFDR @ 160兆赫（ ± 100 kHz偏置）一

OUT

串行I / O控制

1.8 V电源

软件和硬件控制断电

48引脚TQFP / EP封装

5 V输入电平支持大部分数字输入

PLL REFCLK乘法器（ 4 × 20 × ）

内部振荡器，可以由一个单一的晶体被驱动

相位调制能力

多芯片同步

应用

雅居乐LO频率合成

可编程时钟发生器

测试和测量设备

声光器件的驱动

功能框图

DDS内核

相

累加器

–1

相

OFFSET

COS （ X）

DAC

AD9951

DAC_R

SET

IOUT

频率

调谐字

系统

时钟

清除阶段

累加器

振幅

放大系数

–1

DDS时钟

SYNC_IN

I / O更新

SYNC

时序和控制逻辑

OSK

PWRDWNCTL

SYNC_CLK

÷4

控制寄存器

振荡器/缓冲器

REFCLK

启用

03359-001

4至20倍

时钟

倍增器

系统

时钟

水晶退房

I / O端口

RESET

图1 。

REV 。一

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AD9951

特点................................................. ............................................. 1

应用................................................. ...................................... 1

修订历史................................................ ............................... 2

概述................................................ ......................... 3

AD9951 -电气规格.............................................. 4 ..

绝对最大额定值............................................... ............. 6

ESD注意事项................................................ .................................. 6

引脚配置................................................ ............................. 7

引脚功能描述............................................... ............... 8

典型性能特征............................................. 9

工作原理............................................... ....................... 12

组件模块................................................ ..................... 12

操作模式............................................... .................... 17

编程AD9951功能.............................................. 17

串口操作............................................... .................. 20

指令字节................................................ .......................... 22

串行接口端口引脚说明....................................... 22

MSB / LSB传输.............................................. ...................... 22

建议应用电路............................................... ...... 24

外形尺寸................................................ ....................... 25

订购指南................................................ .......................... 25

修订历史

5月9日 - 修订版。 0到版本A

图1 ..............................................变化............................ 1

更改绝对最大额定值部分......................... 7

更改表3 .............................................. .............................. 8

更改表5 .............................................. ............................ 14

图19 ..............................................变化........................ 19

图20 ..............................................变化........................ 20

更改串口操作部分................................... 20

更改串行接口端口引脚说明部分........ 22

图27 ..............................................变化........................ 24

更新了外形尺寸。 .................................................. .... 25

更改订购指南.............................................. ............ 25

11月3日 - 修订版0 ：初始版

版本A |页28 2

AD9951

概述

该AD9951是直接数字频率合成器（ DDS ），具有

14位DAC，工作频率高达400 MSPS 。在AD9951的用途

先进的DDS技术，再加上高速，

高性能DAC ，形成数字可编程，

完整高频合成器，能够产生的

在高达频率捷变模拟输出正弦波形

200兆赫。该AD9951是专为提供快速频率

跳频和精密调谐分辨率（ 32位频率调谐

字）。频率调谐和控制字加载到

通过串行I / O端口的AD9951 。

在AD9951可工作在扩展工业

温度范围为-40 ° C至+ 105°C 。

版本A |第3页

AD9951

AD9951 -电气规范

表1.除非另有说明， AVDD ， DVDD = 1.8 V± 5 ％， DVDD_I / O = 3.3 V± 5 ％，R

SET

= 3.92千欧，外部参考时钟

频率为20 MHz的REFCLK乘法器启用20倍。 DAC输出必须参考AVDD ，不AGND 。

参数

参考时钟输入特性

频带

REFCLK乘法器残疾人

REFCLK乘法器启用4 ×

REFCLK乘法器启用20 ×

输入电容

输入阻抗

占空比

占空比与REFCLK乘法器启用

REFCLK输入功率

DAC输出特性

决议

满量程输出电流

增益误差

输出失调

微分非线性

积分非线性

输出电容

残余相位噪声@ 1 kHz偏置， 40 MHz的

OUT

REFCLK乘法器启用@ 20 ×

REFCLK乘法器启用@ 4 ×

REFCLK乘法器残疾人

顺从电压范围

宽带SFDR

1 MHz至10 MHz的模拟输出

10 MHz至40 MHz的模拟输出

40 MHz到80 MHz模拟输出

80 MHz到120 MHz的模拟输出

120 MHz至160 MHz的模拟输出

窄带SFDR

40 MHz的模拟输出（ ± 1 MHz时）

40 MHz的模拟输出（ ± 250千赫）

40 MHz的模拟输出（ ± 50千赫）

40 MHz的模拟输出（ ± 10 kHz）的

80 MHz的模拟输出（ ± 1 MHz时）

80 MHz的模拟输出（ ± 250千赫）

80 MHz的模拟输出（ ± 50千赫）

80 MHz的模拟输出（ ± 10千赫）

120 MHz的模拟输出（ ± 1 MHz时）

120 MHz的模拟输出（ ± 250千赫）

120 MHz的模拟输出（ ± 50千赫）

120 MHz的模拟输出（ ± 10千赫）

160 MHz的模拟输出（ ± 1 MHz时）

160 MHz的模拟输出（ ± 250千赫）

160 MHz的模拟输出（ ± 50千赫）

160 MHz的模拟输出（ ± 10 kHz）的

温度

民

典型值

最大

单位

满

25°C

满

1.5

–15

400

100

兆赫

DBM

位

％ FS

最低位

dBc的/赫兹

dBc的

25°C

–10

+10

0.6

–105

–115

–132

AVDD - 0.5

AVDD + 0.5

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AD9951

参数

时序特性

串行控制总线

最大频率

最小时钟脉冲宽度低

最小时钟脉冲宽度高

最大时钟的上升/下降时间

最小数据建立时间DVDD_I / O = 3.3 V

最小数据建立时间DVDD_I / O = 1.8 V

最小数据保持时间

最大数据有效时间

唤醒时间

最小复位脉冲宽度高

/ I / O更新到SYNC_CLK建立时间DVDD_I O = 3.3 V

I / O更新， SYNC_CLK保持时间

潜伏期

I / O更新频率来改变传播延迟

I / O更新到相位偏移更改传播延迟

I / O更新，以振幅变化传播延迟

CMOS逻辑输入

逻辑1电压@ DVDD_I / O （引脚43 ） = 1.8 V

逻辑0电压@ DVDD_I / O （引脚43 ） = 1.8 V

逻辑1电压@ DVDD_I / O （引脚43 ） = 3.3 V

逻辑0电压@ DVDD_I / O （引脚43 ） = 3.3 V

逻辑1电流

逻辑0当前

输入电容

CMOS逻辑输出（1 mA负载） DVDD_I / O = 1.8 V

逻辑1电压

逻辑0电压

CMOS逻辑输出（1 mA负载） DVDD_I / O = 3.3 V

逻辑1电压

逻辑0电压

功耗（ AVDD = DVDD = 1.8 V ）

单色调模式

快速掉电模式

全睡眠模式

同步功能

最大同步时钟速率（ DVDD_I / O = 1.8 V ）

最大同步时钟速率（ DVDD_I / O = 3.3 V ）

SYNC_CLK对齐分辨率

温度

民

典型值

最大

单位

满

25°C

1.25

0.6

2.2

1.35

0.4

2.8

0.4

162

150

62.5

100

±1

171

160

0.8

Mbps的

系统时钟周期

兆赫

系统时钟周期

为了达到最佳的相位噪声，最大振幅时钟可能应该被使用。降低时钟输入振幅将减小相位噪声

该装置的性能。

唤醒时间是指从模拟省电模式恢复（参见AD9951部分的断电功能）。所需要的时间最长是为

参考时钟倍频PLL重新锁定到参考。唤醒时间假定存在于DACBP和所建议的PLL环路滤波器的值没有电容器

被使用。

SYSCLK周期指的是由DDS使用芯片上的实际时钟频率。如果参考时钟倍频器是用来繁殖的外部参考时钟频率，

SYSCLK的频率是外部频率乘以基准时钟倍增因子。如果参考时钟乘法器不使用时， SYSCLK的

频率是相同的外部参考时钟频率。

SYNC_CLK = 系统时钟速率。对于SYNC_CLK率

≥

50兆赫，高速同步使能位， CFR2<11> ，应设置。

该参数表示的数字同步功能无法克服的系统时钟的上升沿之间的相位延迟（定时偏移）。如果系统时钟

边缘对齐，同步功能不应该增加这两个边缘之间的偏移。

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