AD9951
参数
时序特性
串行控制总线
最大频率
最小时钟脉冲宽度低
最小时钟脉冲宽度高
最大时钟的上升/下降时间
最小数据建立时间DVDD_I / O = 3.3 V
最小数据建立时间DVDD_I / O = 1.8 V
最小数据保持时间
最大数据有效时间
唤醒时间
2
最小复位脉冲宽度高
/ I / O更新到SYNC_CLK建立时间DVDD_I O = 3.3 V
/ I / O更新到SYNC_CLK建立时间DVDD_I O = 3.3 V
I / O更新， SYNC_CLK保持时间
潜伏期
I / O更新频率来改变传播延迟
I / O更新到相位偏移更改传播延迟
I / O更新，以振幅变化传播延迟
CMOS逻辑输入
逻辑1电压@ DVDD_I / O （引脚43 ） = 1.8 V
逻辑0电压@ DVDD_I / O （引脚43 ） = 1.8 V
逻辑1电压@ DVDD_I / O （引脚43 ） = 3.3 V
逻辑0电压@ DVDD_I / O （引脚43 ） = 3.3 V
逻辑1电流
逻辑0当前
输入电容
CMOS逻辑输出（1 mA负载） DVDD_I / O = 1.8 V
逻辑1电压
逻辑0电压
CMOS逻辑输出（1 mA负载） DVDD_I / O = 3.3 V
逻辑1电压
逻辑0电压
功耗（ AVDD = DVDD = 1.8 V ）
单色调模式
快速掉电模式
全睡眠模式
同步功能
4
最大同步时钟速率（ DVDD_I / O = 1.8 V ）
最大同步时钟速率（ DVDD_I / O = 3.3 V ）
SYNC_CLK对齐分辨率
5
温度
民
典型值
最大
单位
满
满
满
满
满
满
满
满
满
满
满
满
满
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25
7
7
2
3
5
0
25
1
5
4
6
0
24
24
16
1.25
0.6
2.2
3
2
1.35
0.4
2.8
0.4
162
150
20
62.5
100
±1
171
160
27
0.8
12
12
Mbps的
ns
ns
ns
ns
ns
ns
ns
ms
系统时钟周期
3
ns
ns
ns
系统时钟周期
系统时钟周期
系统时钟周期
V
V
V
V
A
A
pF
V
V
V
V
mW
mW
mW
兆赫
兆赫
系统时钟周期
1
为了达到最佳的相位噪声，最大振幅时钟可能应该被使用。降低时钟输入振幅将减小相位噪声per-
formance设备。
2
唤醒时间是指从模拟省电模式恢复（参见AD9951部分的断电功能） 。所需要的时间最长是为
参考时钟倍频PLL重新锁定到参考。唤醒时间假定存在于DACBP和所建议的PLL环路滤波器的值没有电容器
被使用。
3
SYSCLK周期指的是由DDS使用芯片上的实际时钟频率。如果参考时钟倍频器是用来繁殖的外部参考时钟频率，
SYSCLK的频率是外部频率乘以基准时钟倍增因子。如果不使用参考时钟乘法器， SYSCLK的频
昆西是相同的外部参考时钟频率。
4
SYNC_CLK = 系统时钟速率。对于SYNC_CLK率
≥
50兆赫，高速同步使能位， CFR2<11> ，应设置。
5
该参数表示的数字同步功能无法克服的系统时钟的上升沿之间的相位延迟（定时偏移） 。如果系统时钟
边缘对齐，同步功能不应该增加这两个边缘之间的偏移。
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