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位置:首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第1126页 > AD9915BCPZ-REEL7
数据表
特点
2.5 GSPS内部时钟速度
集成的12位DAC
频率调谐分辨率为135 PHZ
16位相位调谐分辨率
12位幅度缩放
可编程模数
自动线性和非线性频率扫描
能力
32位并行数据通路接口
8频率/相位偏移剖面
相位噪声: -128 dBc的/赫兹( 1 kHz的978 MHz偏移)
宽带SFDR < -57 dBc的
串行或并行I / O控制
1.8 V / 3.3 V电源供电
2.5 GSPS直接数字频率合成器
12位DAC
AD9915
软件和硬件控制断电
88引脚LFCSP封装
PLL REF CLK乘法器
相位调制能力
振幅调制能力
多芯片同步
应用
雅居乐LO频率合成
可编程时钟发生器
FM调频源雷达和扫描系统
测试和测量设备
声光器件的驱动
极性调制器
快速跳频
功能框图
AD9915
高速并行
调制
PORT
线性
2.5GSPS DDS内核
12位DAC
REF CLK
倍增器
定时和控制
图1 。
REV 。一
信息ADI公司提供的被认为是准确和可靠。然而,没有
责任承担ADI公司供其使用,也为专利或其他任何侵权行为
第三方可能导致其使用的权利。规格如有变更,恕不另行通知。没有
获发牌照以暗示或其他方式ADI公司的任何专利或专利权。
商标和注册商标均为其各自所有者的财产。
一个技术的方式, P.O. 9106箱,诺伍德,MA 02062-9106 , U.S.A.
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2012 ADI公司保留所有权利。
10837-001
串行或并行
数据端口
AD9915
目录
特点................................................. ............................................. 1
应用................................................. ...................................... 1
功能框图............................................... ............... 1
修订历史................................................ ............................... 2
概述................................................ ......................... 3
规格................................................. .................................... 4
直流规范................................................ ......................... 4
交流规范................................................ .......................... 5
绝对最大额定值............................................... ............. 8
热性能................................................ .................. 8
ESD注意事项................................................ .................................. 8
引脚配置和功能说明............................. 9
典型性能特征........................................... 12
等效电路................................................ ......................... 16
工作原理............................................... ....................... 17
单色调模式............................................... ........................ 17
简介调制方式............................................... ........... 17
数字斜坡调制方式.............................................. 17
并行数据端口调制模式....................................... 17
可编程模数模式............................................... .. 17
模式优先................................................ .............................. 18
功能模块详细介绍............................................... .................. 19
DDS内核................................................ ..................................... 19
数据表
12位DAC输出............................................. ....................... 20
DAC校准输出............................................... ............ 20
重建滤波器................................................ ................. 20
时钟输入( REF_CLK / REF_CLK ) ........................................ 21
PLL锁定指示............................................... ................... 22
输出移位键控( OSK ) ............................................ ........... 22
数字斜坡发生器( DRG ) ............................................ ... 23
断电控制.............................................. .................. 27
编程和功能引脚.............................................. ... 28
串行编程................................................ ....................... 31
控制接口,串行I / O ........................................... ........ 31
通用串行I / O操作............................................ ....... 31
指令字节................................................ .......................... 31
串行I / O端口引脚说明........................................... ... 31
串行I / O时序图............................................ ......... 32
MSB / LSB传输.............................................. ...................... 32
并行编程( 8位/ 16位) ........................................ ........ 33
多芯片同步............................................... ..... 34
寄存器映射和位说明............................................. 36
寄存器位说明............................................... ............ 41
外形尺寸................................................ ....................... 47
订购指南................................................ .......................... 47
修订历史
8月12日 - 修订版。 0到版本A
改变外部时钟频率为3.5 GHz至2.5 GHz的
和差分输入电压单位从mV峰到V第4 .......
更新的外形尺寸............................................... ........ 47
7月12日 - 修订版0 :初始版
版本A |第48 2
数据表
概述
AD9915
是直接数字频率合成器( DDS ),具有
12位DAC 。该
AD9915
采用先进的DDS技术,
加上一个内部高速,高性能的DAC
从而形成数字可编程的完整高频
合成器,能够产生一频率捷变模拟的
输出正弦波高达1.0千兆赫。该
AD9915
实现了快速跳频和精密调谐分辨率
( 64位能够使用可编程模数模式)。该
AD9915
还提供了快速相位与幅度跳频功能。
频率调谐和控制字加载到
AD9915
通过串行或并行I / O端口。该
AD9915
AD9915
支持的操作为用户定义的线性扫描模式
产生线性扫频的频率,相位的波形,或
幅度。一个高速32位并行数据输入端口
包括,实现高数据速率的极化调制
计划和相位,频率的快速重编程,并
幅度调整的话。
AD9915
可工作在扩展工业
温度范围(见绝对最大额定值
部分) 。
AD9915
OSK
DRCTL
DRHOLD
DROVER
2
产量
键控
数字
坡道
发电机
DDS
振幅( A)
相位( ° )
A
DAC_RSET
ACOS( ωT + θ )
DAC
12-BIT
AOUT
AOUT
3
PS [ 2:0]
I / O_UPDATE
32
D0到D31
国内
程序设计
注册
数据
θ
路线
频率( ω)的
ASIN( ωT + θ )
ω
控制
时钟
系统时钟
内部时钟时序
与控制
REF_CLK
REF_CLK
PLL
4
F0至F3
SYNC_CLK
电源 -
控制
多芯片
同步
EXT_PWR_DWN
LOOP_FILTER
SYNC_IN
MASTER_RESET
SYNC_OUT
图2.详细框图
启示录
A
|第48 3
10837-002
AD9915
特定网络阳离子
DC特定网络阳离子
数据表
AVDD ( 1.8V )和DVDD ( 1.8V ) = 1.8 V± 5 % , AVDD ( 3.3V )和DVDD_I / O( 3.3V ) = 3.3 V± 5 % ,T
A
= 25 ° C,R
SET
= 3.3 kΩ,
I
OUT
= 20毫安,外部参考时钟频率= 2.5GHz的参考时钟(REF CLK)乘法器旁路,除非另有说明。
表1中。
参数
典型值
最大
单位
测试条件/评论
电源电压
DVDD_I / O
DVDD
AVDD ( 3.3V )
AVDD ( 1.8V )
电源电流
I
DVDD_I / O
I
DVDD
I
AVDD(3.3V)
I
AVDD(1.8V)
总功耗
基地DDS电源, PLL禁用
基地DDS电源,使能PLL
线性扫描额外的电源
模额外的电源
幅度定标器附加
动力
完全关断模式
CMOS逻辑输入
输入高电压(V
IH
)
低输入电压(V
IL
)
输入电流(I
INH
, I
INL
)
最大输入容量(C
IN
)
CMOS逻辑输出
输出高电压(V
OH
)
输出高电压(V
OL
)
REF CLK输入特性
REF CLK乘法器旁路
输入电容
输入阻抗
内部产生的直流偏置
电压
差分输入电压
REF CLK乘法器启用
输入电容
输入阻抗
内部产生的直流偏置
电压
差分输入电压
3.135
1.71
3.135
1.71
3.30
1.80
3.30
1.80
3.465
1.89
3.465
1.89
20
270
640
148
V
V
V
V
mA
mA
mA
mA
mW
mW
mW
mW
mW
16引脚, 83引脚
6脚, 23脚, 73脚
34脚, 36脚, 39脚, 40脚, 43脚, 47脚, 50脚, 52脚,
53脚, 60脚
32脚, 56脚, 57脚
还看到的总功率耗散规格
16引脚, 83引脚
6脚, 23脚, 73脚
34脚, 36脚, 39脚, 40脚, 43脚, 47脚, 50脚, 52脚,
53脚, 60脚
32脚, 56脚, 57脚
2.5 GHz的单色调模式下,模块被禁用,线性
扫禁用,幅度缩放器被禁用
2.5 GHz的单色调模式下,模块被禁用,线性
扫禁用,幅度缩放器被禁用
2138
2237
28
20
138
400
2797
2890
手动或自动
无论是使用掉电和使能寄存器或
EXT_PWR_DWN销
616
mW
2.0
±60
3
2.7
DVDD_I / O
0.8
±200
V
V
μA
pF
V
V
在V
IN
= 0 V和V
IN
= DVDD_I / O
DVDD_I / O
0.4
I
OH
= 1毫安
I
OL
= 1毫安
REF CLK输入应始终交流耦合(包括单
端和差分)
单端,每个引脚
迪FF erential
1
1.4
2
0.8
1
1.4
2
0.8
1.5
1.5
pF
V
V P-P
pF
V
V P-P
单端,每个引脚
迪FF erential
版本A |第48 4
数据表
AC规格
AD9915
AVDD ( 1.8V )和DVDD ( 1.8V ) = 1.8 V± 5 % , AVDD3 ( 3.3V )和DVDD_I / O( 3.3V ) = 3.3 V± 5 % ,T
A
= 25 ° C,R
SET
= 3.3 kΩ的,我
OUT
=
20毫安,外部参考时钟频率= 2.5GHz的参考时钟(REF CLK)乘法器旁路,除非另有说明。
表2中。
参数
REF CLK输入
REF CLK乘法器旁路
输入频率范围
占空比
最小差分输入电平
系统时钟( SYSCLK )使能PLL
VCO频率范围
VCO增益(K
V
)
最大PFD速率
时钟驱动器
SYNC_CLK输出驱动器
频带
占空比
上升时间/下降时间(20 %80% )
SYNC_OUT输出驱动器
频带
占空比
上升时间( 20 %80% )
下降时间(20 %80% )
DAC输出特性
输出频率范围( 1
st
奈奎斯特
区)
输出电阻
输出电容
满量程输出电流
增益误差
输出失调
顺从电压范围
宽带SFDR
122.5 MHz输出
305.3 MHz输出
497.5 MHz输出
978.2 MHz输出
窄带SFDR
122.5 MHz输出
305.3 MHz输出
497.5 MHz输出
978.2 MHz输出
数字时序规格
所需时间进入掉电
时间要求离开掉电
最小主复位时间
最大DAC校准时间(t
CAL
)
最大PLL校准时间(t
REF_CLK
)
最大轮廓转换率
67
66
59
60
dBc的
dBc的
dBc的
dBc的
典型值
最大
单位
测试条件/评论
输入频率范围
最大值Fi
OUT
为0.4 ×F
系统时钟
相当于每条腿316 mV的挥杆
500
45
632
2400
60
2500
55
兆赫
%
mV的P-P
兆赫
兆赫/ V
兆赫
2500
125
45
50
650
156
55
兆赫
%
ps
10 pF负载
兆赫
%
ps
ps
兆赫
Ω
pF
mA
% FS
μA
V
单端(每个引脚在内部终止
AVDD ( 3.3V ) )
范围取决于器R
SET
电阻器
33
1350
1670
0
50
5
10
AVDD -
0.50
6.5
66
CFR2寄存器位9 = 1
10 pF负载
10 pF负载
1250
20.48
+10
0.6
AVDD +
0.50
95
95
95
92
45
250
24
152
16
8
1
dBc的
dBc的
dBc的
dBc的
ns
ns
系统时钟周期
s
ms
ms
SYNC_CLK期
见典型性能特性
部分
0 MHz至1250 MHz的
0 MHz至1250 MHz的
0 MHz至1250 MHz的
0 MHz至1250 MHz的
见典型性能特性
部分
±500千赫
±500千赫
±500千赫
±500千赫
掉电模式失去了DAC / PLL校准
设置
必须重新校准DAC / PLL
f
CAL
= f
系统时钟
/ 384 USR0寄存器位6 = 0 ;看
式DAC校准输出部分
PFD率= 25 MHz的
PFD率= 50 MHz的
启示录
A
|页48 5
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    联系人:杨小姐
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联系人:业务员
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