【a特点300 MHz的内部时钟频率集成的12位输出DAC超高速， 3 ps的RMS抖动比较出色的动力】,IC型号AD9852ASQ,AD9852ASQ PDF资料,AD9852ASQ经销商,ic,电子元器件-51电子网

特点

300 MHz的内部时钟频率

集成的12位输出DAC

超高速， 3 ps的RMS抖动比较

出色的动力性能： 80分贝SFDR @ 100 MHz的

（ 1兆赫）一

OUT

4到20个可编程参考时钟倍频器

两个48位可编程频率寄存器

双14位可编程相位偏移寄存器

12位调幅和可编程

形的开/关抠像功能

单引脚FSK和PSK数据接口

线性或非线性FM调频功能单

针频率“HOLD”功能

频率斜坡FSK

<25的ps RMS总抖动时钟发生器模式

双向自动频率扫描

的sin（x ）/ x内修正

简化的控制接口

10MHz的串行， 2线或3线SPI兼容或

100MHz的并行8位的编程

CMOS 300 MHz的

完整DDS

AD9852

3.3 V单电源供电

多重省电功能

单端或差分输入参考时钟

小型80引脚LQFP封装

应用

敏捷， L.O。频率合成

可编程时钟发生器

FM调频源雷达和扫描系统

测试和测量设备

商业和业余RF激励

概述

该AD9852数字频率合成器是一种高度集成的器件

采用先进的DDS技术，加上内部

高速，高性能的D / A转换器和一个比较器

以形成数字可编程敏捷合成器的功能。当

引用一个精确的时钟源时， AD9852产生

高度稳定，频率 - 相位振幅可编程正弦

可以用来作为一种灵活的L.O.波输出在通信，

雷达，以及许多其他应用。 AD9852中的创新

高速DDS内核提供了48位的频率分辨率

（ 1 microHertz调整步骤）。相位截断到17位保证

卓越的SFDR 。在AD9852的电路架构允许

（待续

在第13页）

功能框图

300MHz

DIFF /单

SELECT

频率

累加器

相

累加器

DDS

SINE - TO-振幅

变流器

INV 。

SINC

滤波器

斜升/降压

时钟/逻辑

和

多路复用器

数字

倍增器

12位DDS

DAC

模拟出

参考

CLOCK IN

4 –20

REF CLK

多

多路复用器

器R

SET

PHASE / OFFSET

调制

12-BIT

数据

12位控制

DAC

模拟出

FSK / BPSK / HOLD

DATA IN

频率控制字/相位字

多路复用器和坡道起步STOP LOGIC

48-BIT

频率

调谐字

14位的相

OFFSET /

调制

AD9852

振幅

调制

数据

形

开/关键控

ANALOG IN

双向

I / O更新

编程寄存器

读

写

I / O端口缓冲器

可编程的速率

和更新CLOCKS

比较

CLOCK OUT

串行/并行

SELECT

6比特的地址

或串行

程序设计

线

8位并行

负载

主

RESET

GND

第0版

信息ADI公司提供的被认为是准确和

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使用，也不对第三方专利或其他权利的任何侵犯

这可能是由于它的使用。没有获发牌照以暗示或

否则，在ADI公司的任何专利或专利权。

一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.

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传真： 781 / 326-8703

ADI公司， 1999

= 3.9 k

参考

AD9852–SPECIFICATIONS

（V = 3.3 V，5 ％，R频率= externalwith REFCLKclock频率为30 MHz的

REFCLK乘法器10启用AD9852ASQ ，外部参考时钟

20兆赫

乘数在10启用

SET

AD9852AST ，除非另有说明。）

参数

参考时钟输入特性

内部时钟频率范围

外部参考时钟频率范围

REFCLK乘法器启用

REFCLK乘法器残疾人

占空比

输入电容

输入阻抗

差模共模电压范围

最小信号幅度

共模电压范围

（单端模式）

DAC静态输出特性

输出更新速度

决议

正弦和辅助。 DAC满量程输出电流

增益误差

输出失调

微分非线性

积分非线性

输出阻抗

顺从电压范围

DAC宽带SFDR

1 MHz至20 MHz的

OUT

20 MHz至40 MHz的

OUT

40 MHz至60 MHz的

OUT

60 MHz到80 MHz的

OUT

80 MHz到100 MHz的

OUT

100 MHz至120 MHz的

OUT

DAC窄带SFDR

10 MHz的

OUT

（±1 MHz）的

10 MHz的

OUT

（ ± 250千赫）

10 MHz的

OUT

（ ± 50千赫）

41 MHz的

OUT

（±1 MHz）的

41 MHz的

OUT

（ ± 250千赫）

41 MHz的

OUT

（ ± 50千赫）

119 MHz的

OUT

（±1 MHz）的

119 MHz的

OUT

（ ± 250千赫）

119 MHz的

OUT

（ ± 50千赫）

剩余相位噪声

OUT

= 5兆赫，分机。 CLK = 30 MHz时，

REFCLK乘法器从事10 × ）

1 kHz偏置

10 kHz偏置

100 kHz偏置

OUT

= 5兆赫，分机。 CLK = 300 MHz时，

REFCLK乘法器旁路）

1 kHz偏置

10 kHz偏置

100 kHz偏置

流水线延迟

相位累加器和DDS内核

反SINC滤波器

数字乘法器

温度

满

25°C

满

25°C

TEST

水平

民

100

800

1.6

2.3

800

1.6

2.3

AD9852ASQ

典型值

最大

300

民

100

AD9852AST

典型值

最大

200

单位

兆赫

mV的P-P

MSPS

位

％ FS

最低位

dBc的

1.75

1.9

300

1.75

1.9

200

–6

0.3

0.6

100

–0.5

+2.25

1.25

1.66

+1.0

–6

0.3

100

–0.5

+2.25

1.25

1.66

+1.0

25°C

140

138

142

140

138

142

dBc的/赫兹

25°C

142

148

152

142

148

152

dBc的/赫兹

系统时钟周期

–2–

第0版

AD9852

参数

MASTER RESET期限

比较器输入特性

输入电容

输入阻抗

输入电流

迟滞

比较器输出特性

逻辑“1”电压，高阻抗负载

逻辑“0”电压，高阻抗负载

输出功率， 50

负载， 120 MHz的切换率

传播延迟

输出占空比误差

上升/下降时间， 5 pF负载

切换率，高阻抗负载

切换率， 50

负载

输出周期至周期抖动

比较器窄带SFDR

10兆赫（±1 MHz）的

10兆赫（ ± 250千赫）

10兆赫（ ± 50千赫）

41兆赫（±1 MHz）的

41兆赫（ ± 250千赫）

41兆赫（ ± 50千赫）

119兆赫（±1 MHz）的

119兆赫（ ± 250千赫）

119兆赫（ ± 50千赫）

时钟发生器的输出抖动

5兆赫

OUT

40 MHz的

OUT

100 MHz的

OUT

并行I / O时序特性

亚利桑那州立大学

（地址建立时间

信号有效）

ADHW

（地址保持时间

信号无效）

DSU

（数据建立时间

信号无效）

DHD

（数据保持时间

信号无效）

WRLOW

（ WR信号的最小低电平时间）

WRHIGH

（ WR信号的最小高电平时间）

（ WR信号的最小周期）

ADV

（地址到数据有效时间）

ADHR

（地址保持时间

信号无效）

RDLOV

（ RD低到输出有效）

RDHOZ

（ RD高到数据三态）

串行I / O时序特性

PRE

（ CS建立时间）

SCLK

（串行数据时钟周期）

DSU

（串行数据建立时间）

SCLKPWH

（串行数据时钟脉冲宽度高）

SCLKPWL

（串行数据时钟脉冲宽度低）

DHLD

（串行数据保持时间）

（数据有效时间）

CMOS逻辑输入

逻辑“1”的电压

逻辑“0”电压

逻辑“1”的当前

逻辑“0”的当前

输入电容

温度

25°C

满

25°C

满

25°C

TEST

水平

3.10

0.16

–10

300

375

350

400

+10

–10

300

375

350

400

民

500

AD9852ASQ

典型值

最大

民

500

3.10

0.16

AD9852AST

典型值

最大

单位

系统时钟周期

mV的P-P

DBM

兆赫

ps的均方根

dBc的

ps的均方根

+10

100

2.7

0.4

100

2.7

0.4

第0版

–3–

AD9852–SPECIFICATIONS

参数

电源

当前

DISS6

DISS7

DISS8

DISS

掉电模式

温度

25°C

TEST

水平

民

AD9852ASQ

典型值

最大

815

640

585

2.7

2.115

1.930

922

725

660

3.195

2.515

2.285

民

AD9852AST

典型值

最大

585

465

425

1.93

1.53

1.400

660

520

475

2.385

1.805

1.650

单位

笔记

参考时钟输入是CON组fi gured接受一个1 V pp的（最小）直流偏移的正弦波集中在二分之一施加V

或3 V TTL电平脉冲输入。

从1 MHz到100 MHz的1 V pp的正弦波输入， 0.5 V阈值改变占空比。

表示比较的固有周期到周期抖动的贡献。输入信号是1伏， 40 MHz的方波。测量装置韦夫克雷斯特DTS - 2075 。

比较器的输入来源于外部，通过7针椭圆低通滤波器的模拟输出部分。单端输入， 0.5 V P-P 。比较器的输出端接在50

重要提示：在85℃的最高环境温度和最大的内部时钟频率的80引脚LQFP封装同步操作

200兆赫可能导致超过150℃的最大管芯结温。请参阅数据表题为功耗部分的部分，

降容和热管理信息散热考虑部分。

所有功能订婚。

除了反Sinc所有功能订婚。

除了反Sinc和数字乘法器的所有功能订婚。

特定网络阳离子如有更改，恕不另行通知。

说明测试级别

考试级别

绝对最大额定值*

- 100 ％生产测试。

III - 只样品进行测试。

四 - 参数是通过设计和特性保证

测试。

V - 此参数只在一个典型值。

VI - 设备都100 ％的产品在25 ℃的测试，

通过设计和特性保证测试

用于工业的操作温度范围。

最高结温。。。。。。。。。。。。。。。。 150℃

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 V

数字输入。。。。。。。。。。。。。。。。。。。。。。。。。 -0.7 V至+ V

数字输出电流。。。。。。。。。。。。。。。。。。。。。。。。。 5毫安

储存温度。。。。。。。。。。。。。。。。。。 -65 ° C至+ 150°C

工作温度。。。。。。。。。。。。。。。。。 -40 ° C至+ 85°C

引线温度（焊接10秒）。。。。。。。。。。。。。 300℃

最大时钟频率。。。。。。。。。。。。。。。。。。 300兆赫

*绝对

最大额定值的限制值，可以单独应用，

超出该电路的适用性可能受到损害。实用

在任何这些条件的可操作性不一定暗示。曝光

绝对最大额定值条件下，时间会影响器件的长期

可靠性。

订购指南

模型

AD9852ASQ

AD9852AST

AD9852/PCB

温度范围

-40 ° C至+ 85°C

0 ° C至70℃

包装说明

热增强型80引脚LQFP

80引脚LQFP

评估板

封装选项

SQ-80

ST-80

小心

ESD （静电放电）敏感器件。静电荷高达4000 V容易

积聚在人体和测试设备，可排出而不被发现。虽然

在AD9852具有专用ESD保护电路，永久性的损害可能发生

设备受到高能静电放电。因此，适当的ESD防范措施

建议避免性能下降或功能丧失。

警告！

ESD敏感器件

–4–

第0版

AD9852

引脚功能描述

针

号

1–8

9, 10, 23,

24, 25, 73,

74, 79, 80

11, 12, 26,

27, 28, 72,

75, 76, 77,

13, 35, 57

58, 63

14–19

(17)

引脚名称

D7–D0

DVDD

功能

八位双向并行编程数据输入。仅在并行编程模式。

对于数字电路电源电压的连接。标称3.3 V超过AGND积极

和DGND 。

对于数字电路接地回路的连接。相同的电位AGND 。

DGND

A5–A0

A2 / RESET IO

无内部连接。

六位并行地址输入程序寄存器。仅在并行编程模式。 A0，A1

和A2具有第二功能被选择时在串行编程模式。见下面。

允许串行通信总线的RESET是反应迟钝，因不良的编程

明协议。重置的串行总线以这种方式不影响先前编程也不

它调用看出，在表五，高电平有效的“默认”的编程值。

单向串行数据输出用于3线串行通信模式。

双向串行数据输入/输出用于2线串行通信模式。

双向频率更新信号。方向选择控制寄存器。如果设置为输入，

一个上升沿将使编程寄存器的内容传送到IC的内部作品

处理。如果I / O UD被选择为八个系统时钟周期的输出时，输出脉冲（低到高）

持续时间表示已发生的内部频率更新。

写并行数据到寄存器编程。共享功能与SCLK 。串行时钟信号

与串行总线编程相关的。数据被登记在上升沿。该引脚与共享

WRB在并行模式选择。

读寄存器编程并行数据。共享功能与公务员事务局。片选信号

与串行总线编程相关的。低电平有效。该引脚与RDB时共享

并行模式被选择。

多功能引脚根据操作的编程控制寄存器选择的模式。

如果在FSK模式逻辑低电平选择F1 ，逻辑高电平选择F2 。如果在BPSK方式，逻辑低电平选择

第1阶段，逻辑高电平选择阶段2.如果在调频模式，逻辑高电平从事HOLD功能

导致频率累加器停止在其当前位置。要恢复或开始啁啾，

逻辑低电平有效。

首先必须在编程控制寄存器功能中选择。逻辑高电平将使

余弦DAC输出到斜坡从零刻度到满刻度的幅度在一个预先设置的速度。

逻辑低电平使满量程输出为斜坡下降至零刻度在预编程的速度。

为模拟电路供电电压的连接。标称3.3 V超过AGND积极

和DGND 。

对于模拟电路接地回路的连接。相同的电位DGND 。

(18)

(19)

A1/SDO

A0/SDIO

I / O UD

WRB / SCLK

RDB / CSB

FSK / BPSK /

HOLD

形

键控

31，32， 37 ：AVDD

38, 44, 50,

54, 60, 65

33 ， 34 ， 39 ， AGND

40, 41, 45,

46, 47, 53,

59, 62, 66,

VOUT

VINP

VINN

IOUT1

IOUT1B

IOUT2B

IOUT2

内部高速比较器的同相输出引脚。设计用于驱动10 dBm至50

负载

以及标准的CMOS逻辑电平。

电压输入正。内部高速比较器的同相输入端。

电压输入负。内部高速比较器的反相输入端。

单极电流的余弦DAC输出。

的余弦DAC互补单极电流输出。

的辅助DAC互补单极电流输出。

单极电流的辅助DAC输出。

第0版

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