AD9832
引脚功能描述
针＃
助记符
功能
模拟信号与参考
1
FS调整
全面的调整控制。电阻（R
SET
）连接该引脚与AGND之间。这就决定
满量程DAC电流的幅度。 R之间的关系
SET
和满量程电流
如下：
IOUT
满量程
= 12.5
×
V
REFIN
/R
SET
V
REFIN
= 1.21
V名义，R
SET
= 3.9 k
典型
2
REFIN
参考电压输入。该AD9832可与任何板载的参考，它可被用于
从销REFOUT或外部参考。要使用的参考连接到REFIN引脚。
在AD9832接受1.21 V标称的参考。
3
REFOUT
参考电压输出。在AD9832具有价值1.21 V标称板载参考。在为参考
ENCE是在REFOUT引脚提供。此引用作为参考到DAC由CON-
necting REFOUT与REFIN 。 REFOUT应脱钩与10 nF电容到AGND。
14
IOUT
电流输出。这是一个高阻抗的电流源。负载电阻应连接之间
IOUT和AGND 。
16
COMP
补偿引脚。这是一个补偿引脚的内部参考放大器。 10 nF电容去耦
陶瓷电容应连接在COMP和AVDD之间。
电源
4
DVDD
5
13
15
DGND
AGND
AVDD
正电源的数字部分。 A 0.1
F
去耦电容应连接BE-
吐温DVDD和DGND 。 DVDD可以有+ 5V的值
±
10 ％或+ 3.3V
±
10%.
数字地。
模拟地。
正电源的模拟部分。 A 0.1
F
去耦电容应连接BE-
吐温AVDD和AGND 。 AVDD可以有+ 5V的值
±
10 ％或+ 3.3V
±
10%.
数字接口和控制
6
MCLK
数字时钟输入。 DDS的输出频率表示为MCLK的频率的二进制小数。
输出频率准确度和相位噪声是由这个时钟确定。
7
SCLK
串行时钟，逻辑输入。数据移入AD9832在每个SCLK下降沿。
8
SDATA
串行数据输入，逻辑输入。的16位串行数据字被加到该输入端。
9
FSYNC
数据同步信号，逻辑输入。当此输入为低电平时，内部逻辑通知
一个新的字被加载到设备中。
10
FSELECT
频率选择输入。该频率寄存器， FREQ0或FREQ1 ，被用在FSELECT控制
相位累加器。要使用的频率寄存器可以使用销FSELECT或所述位选择
FSELECT 。 FSELECT采样的上升MCLK边缘。 FSELECT需要处于稳定状态
当MCLK上升沿发生。如果FSELECT当上升沿出现变化值，有一个
1 MCLK的周期的不确定性时，控制被转移到其它频率寄存器。为了避免
任何不确定性， FSELECT上的变化不应该与MCLK上升沿重合。当该位为
被用来选择频率寄存器，引脚FSELECT应连接到DGND 。
11 ， 12 PSEL0 ， PSEL1阶段选择输入。该AD9832有四个相位寄存器。这些寄存器可以用来改变值
被输入到所述单ROM中。相位寄存器中的内容被添加到相位累加器输出
放，输入PSEL0 ，也可以使用PSEL1选择相位寄存器。可替换地，相位寄存器
要使用的可使用的比特PSEL0和PSEL1来选择。像FSELECT输入， PSEL0和PSEL1
采样的上升MCLK边缘。因此，这些输入需要处于稳定状态时，一个MCLK
上升沿时或有一个MCLK周期时控制被转移到作为一个不确定
所选相位寄存器。当相位寄存器正在被比特PSEL0和PSEL1 ，控制
引脚应与DGND 。
REV 。一
–5–
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