a
特点
3 V / 5 V电源
25 MHz的速度
片内正弦查找表
片上10位DAC
并行加载
掉电选项
72分贝SFDR
125毫瓦（ 5 V ）功耗
40毫瓦（ 3 V ）功耗
48-Pin
LQFP
应用
DDS调整
数字解调
直接数字频率合成，
波形发生器
AD9831
概述
此DDS器件是一个数字控制振荡器就业
荷兰国际集团的相位累加器，正弦查找表和一个10位D / A
转换器集成在一块CMOS芯片上。调制
提供了用于相位调制和频率的能力
调制。
时钟速率高达25 MHz的支持。频率精度
可控制的一个部分在4个十亿。调制影响
通过并行微处理器加载寄存器
界面。
一个关机引脚允许断电的外部控制
模式。该器件采用48引脚
LQFP
封装。
类似的DDS产品可以被发现
http://www.analog.com/DDS 。
功能框图
DVDD
DGND
AVDD
AGND
REFOUT
FS调整
REFIN
MCLK
FSELECT
FREQ0 REG
MUX
FREQ1 REG
板载
参考
满量程
控制
COMP
相
累加器
(32-BIT)
Σ
12
罪
只读存储器
10位DAC
IOUT
PHASE0 REG
PHASE1 REG
PHASE2 REG
三期REG
MUX
AD9831
平行注册
睡觉
传输控制
RESET
MPU接口
D0
D15
WR
A0
A1
A2
PSEL0
PSEL1
版本B
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯
这可能是由于它的使用。没有获发牌照以暗示或
否则，在ADI公司的任何专利或专利权。
ADI公司，
2011
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
联系电话：
781.329.4700
传真：
781.461.3113
AD9831–SPECIFICATIONS
参数
信号DAC规格
决议
更新率（F
最大
)
I
OUT
满量程
输出合规
DC精度
积分非线性
微分非线性
DDS规格
2
动态规范
信噪比
总谐波失真
无杂散动态范围（ SFDR ）
3
窄带（ ± 50千赫）
宽带（ ±2 MHz）的
时钟馈通
唤醒时间
4
掉电选项
参考电压
内部参考@ + 25°C
T
民
给T
最大
REFIN输入阻抗
参考TC
REFOUT输出阻抗
逻辑输入
V
INH
，输入高电压
V
INL
，输入低电压
I
INH
，输入电流
C
IN
，输入电容
电源
AVDD
DVDD
I
AA
I
DD
I
AA
+ I
DD5
低功耗睡眠模式
6
10
25
4
5
1.5
±
1
±
0.5
1
(V
DD
= +3.3 V
10％ ; + 5V 10 ％ ; AGND = DGND = 0 V ;牛逼
A
= T
民
给T
最大
; REFIN =
REFOUT ;
SET
= 3.9 K表;
负载
= 300为IOUT除非另有说明）
单位
位
MSPS NOM
毫安NOM
最大mA
V最大
LSB （典型值）
LSB （典型值）
测试条件/评论
AD9831A
50
–53
–72
–70
–50
–60
1
是的
1.21
1.21
±
7%
10
100
300
V
DD
– 0.9
0.9
10
10
2.97/5.5
2.97/5.5
12
2.5 + 0.33 / MHz的
15
24
1
分贝分钟
dBc的最大值
dBc的分
dBc的分
dBc的分
dBc的典型值
毫秒（典型值）
f
MCLK
= 25兆赫，女
OUT
= 1兆赫
f
MCLK
= 25兆赫，女
OUT
= 1兆赫
f
MCLK
= 6.25 MHz的，女
OUT
= 2.11 MHz的
5 V电源
3 V电源
电压典型值
伏最小/最大
MΩ （典型值）
PPM /°C的典型值
典型值
V分钟
V最大
A
最大
pF的最大
V MIN / V最大
V MIN / V最大
最大mA
毫安（典型值）
最大mA
最大mA
最大mA
5 V电源
5 V电源
3 V电源
5 V电源
1 MΩ电阻连接之间REFOUT和AGND
笔记
1
工作温度范围如下： A版本： -40 ° C至+ 85°C 。
2
100 ％生产测试。
3
f
MCLK
= 6.25 MHz的频率字= 5671C71C HEX ，女
OUT
= 2.11兆赫。
4
参见图11，为了减少唤醒时间在低电源和低温度，利用外部参考建议。
5
测量与数字输入静态和等于0 V或DVDD 。
6
低功耗的睡眠模式电流为2 mA时，当一个1M的
电阻不REFOUT与AGND之间并列。
在AD9831与50 pF的电容负载测试。该部分可具有更高的电容负载进行操作，但模拟输出的幅度将是衰减
ated 。例如， 5MHz的输出信号将3分贝衰减时的负载电容等于85 pF的。
特定网络阳离子如有更改，恕不另行通知。
R
SET
3.9k
10nF
REFOUT
REFIN
FS
调整
COMP
AVDD
10nF
板载
参考
满量程
控制
12
罪
只读存储器
10位DAC
IOUT
300
50pF
AD9831
图1.测试电路与规格进行测试
–2–
版本B
AD9831
时序特性
参数
t
1
t
2
t
3
t
4
*
t
4A
*
t
5
t
6
t
7
t
8
t
9
*
t
9A
*
t
10
在极限
T
民
给T
最大
（ A版）
40
16
16
8
8
8
t
1
5
3
8
8
t
1
(V
DD
= +3.3 V
10%, +5 V
10％ ; AGND = DGND = 0V时，除非另有说明）
单位
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
测试条件/评论
MCLK周期
MCLK持续高
MCLK持续低
WR
上升沿MCLK上升沿
WR
上升沿MCLK上升沿之后
WR
脉冲宽度
连续的时间
WR
脉冲
数据/地址建立时间
数据/地址保持时间
FSELECT ， PSEL0 ，前MCLK上升沿PSEL1建立时间
FSELECT ， PSEL0 ，后MCLK上升沿PSEL1建立时间
RESET
脉冲持续时间
*请参阅引脚说明部分。
通过设计保证，但未经生产测试。
t
1
MCLK
t
2
t
4A
WR
t
3
t
5
t
4
t
6
图2.时钟同步时序
t
6
t
5
WR
t
8
t
7
A0, A1, A2
数据
有效数据
有效数据
图3.并行同步
MCLK
t
9
FSELECT
PSEL0 ， PSEL1
有效数据
有效数据
t
9A
有效数据
t
10
RESET
图4.控制时序
版本B
–3–
AD9831
绝对最大额定值*
(T
A
= + 25 ° C除非另有说明）
引脚配置
FS调整
AVDD至AGND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+7 V
DVDD至DGND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+7 V
AVDD到DVDD 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+0.3 V
AGND至DGND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+0.3 V
数字I / O电压至DGND 。 。 。 。 。 0.3 V至DVDD + 0.3 V
模拟量I / O电压为AGND 。 。 。 。 。 0.3 V至AVDD + 0.3 V
工作温度范围
工业（A版） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -40 ° C至+ 85°C
存储温度范围。 。 。 。 。 。 。 。 。 。 。 。 -65∞C至+ 150∞C
最高结温。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 150°C
LQFP
θ
JA
热阻抗。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 75 ° C / W
焊接温度，焊接
气相（60秒） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 215℃
红外（ 15秒） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 220℃
ESD额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 > 4500 V
*条件超过上述“绝对最大额定值”，可能会导致
永久损坏设备。这是一个额定值只和功能
该设备在这些或以上的任何其他条件，在上市运作
本规范的业务部门是不是暗示。暴露在绝对
最大额定值条件下工作会影响器件的可靠性。
COMP
REFIN
AGND
AVDD
AVDD
NC
AVDD
IOUT
48 47 46 45 44 43 42 41 40 39 38 37
AGND
1
REFOUT
2
销1
识别码
NC
NC
NC
36
35
34
33
32
AGND
RESET
A0
A1
A2
DB0
DB1
DGND
DB2
DB3
DB4
DVDD
睡觉
3
DVDD
4
DVDD
5
DGND
6
MCLK
7
WR
8
DVDD
9
FSELECT
10
PSEL0
11
PSEL1
12
13 14 15 16 17 18 19 20 21 22 23 24
AD9831
顶视图
（不按比例）
31
30
29
28
27
26
25
DGND
DB15
DB14
DB13
DB12
DB10
NC =无连接
DB11
DB9
DB8
DB7
DB6
DB5
–4–
版本B
AD9831
引脚说明
助记符
功能
电源
AVDD
正电源的模拟部分。 A 0.1
F
去耦电容应连接AVDD之间
和AGND 。 AVDD可以有+ 5V的值
±
10 ％或+ 3.3V
±
10%.
AGND
模拟地。
DVDD
正电源的数字部分。 A 0.1
F
去耦电容应连接DVDD之间
和DGND 。 DVDD可以有+ 5V的值
±
10 ％或+ 3.3V
±
10%.
DGND
数字地。
模拟信号与参考
IOUT
电流输出。这是一个高阻抗的电流源。负载电阻应连接IOUT之间
和AGND 。
FS调整
全面的调整控制。电阻（R
SET
）连接该引脚与AGND之间。这就决定了
满量程DAC电流的幅度。 R之间的关系
SET
和满量程电流如下：
IOUT
满量程
= 12.5
×
V
REFIN
/R
SET
V
REFIN
= 1.21
V名义，R
SET
= 3.9 k
典型
REFIN
参考电压输入。的AD9831可以与任一主板上的参考，它是购自销被使用
REFOUT ，或外部参考。要使用的参考连接到REFIN引脚。在AD9831
接受1.21 V标称的参考。
REFOUT
参考电压输出。在AD9831具有价值1.21 V标称板载参考。该参考
在REFOUT引脚提供。此引用作为参考到DAC通过连接REFOUT
到REFIN 。 REFOUT应脱钩与10 nF电容到AGND。
COMP
补偿引脚。这是一个补偿引脚的内部参考放大器。一个10 nF去耦陶瓷
电容应连接在COMP和AVDD之间。
数字接口和控制
MCLK
数字时钟输入。 DDS的输出频率表示为MCLK的频率的二进制小数。该
输出频率精度和相位噪声是由这个时钟确定。
FSELECT
频率选择输入。该频率寄存器， FREQ0或FREQ1 ，被用在相FSELECT控制
累加器。 FSELECT采样的上升MCLK边缘。 FSELECT需要处于稳定状态时的
MCLK上升沿发生。如果FSELECT当上升沿出现变化值，有一个的不确定性
MCLK周期时控制被转移到其它频率寄存器。为了避免任何不确定性，变化
上FSELECT不应与MCLK的上升沿重合。
WR
写，边沿触发数字输入。该
WR
引脚被写入数据时的AD9831使用。数据被加载
入上的上升沿AD9831
WR
脉搏。这个数据随后被装入在目的寄存器
MCLK上升沿。该
WR
脉冲上升沿不应该与MCLK的上升沿重合，将有一个
关于与所述新数据的目的地寄存器的装入1 MCLK周期的不确定性。该
WR
升起
沿之前的MCLK上升沿应该发生。这些数据将被加载到在目的寄存器
MCLK上升沿。可选地，所述
WR
后MCLK的上升沿和目标上升沿可能会发生
寄存器的下一个MCLK的上升沿将被加载。
D0–D15
数据总线，数字输入目的地寄存器。
A0–A2
解决数字输入。这些地址位用于选择目的寄存器来的数字数据是
被写入。
PSEL0 ， PSEL1阶段选择输入。该AD9831有四个相位寄存器。这些寄存器可以用来改变的值是
输入的SIN ROM中。相位寄存器中的内容可以被添加到相位累加器的输出，该
要使用输入PSEL0和PSEL1选择相位寄存器。像FSELECT输入， PSEL0和PSEL1
采样的上升MCLK边缘。因此，这些输入需要处于稳定状态时，一个MCLK的上升沿
边缘发生或存在一个MCLK周期时控制被转移到所选择的相位，以不确定性
注册。
睡觉
低功耗控制，低电平有效数字输入。
睡觉
放AD9831进入低功率模式。内部时钟
被禁止和DAC的电流源和REFOUT被关闭。重新启用通过采取AD9831
睡觉
高。
RESET
复位，低电平有效数字输入。
RESET
复位相位累加器为零对应于模拟
中间电平输出的。
版本B
–5–
QQ：2880707522 复制
