a
特点
10位双端口多路复用DAC
300 MSPS输出更新速率
出色的SFDR和IMD性能
SFDR到奈奎斯特@ 25 MHz输出： 64分贝
内部时钟倍频PLL
差分或单端时钟输入
片上1.2 V参考
采用3.3 V单电源供电
功耗： 155毫瓦@ 3.3 V
48引脚LQFP
应用
通信： LMDS ， LMCS ， MMDS
基站
数字合成器
QAM和OFDM
产品说明
10位， 300 MSPS
高速的TxDAC +
D / A转换器
AD9751*
功能框图
DVDD
DCOM
AVDD
ACOM
PORT1
LATCH
MUX
PORT2
LATCH
DAC锁存器
I
OUTA
DAC
I
OUTB
CLK +
CLK “
CLKVDD
PLLVDD
CLKCOM
PLL
时钟
倍增器
参考
REFIO
FSADJ
AD9751
RESET LPF DIV0 DIV1 PLLLOCK
的AD9751是一个双端口的复用功能，超高速，单
信道， 10位CMOS数模转换器。它集成了一个高质量的10位
的TxDAC +内核，一个参考电压源和数字接口电路
成小的48引脚LQFP封装。该AD9751提供例外
tional交流和直流性能，同时支持更新速率高达
300 MSPS 。
对AD9751进行了优化超高速的应用
系统蒸发散可达300 MSPS ，其中数据传输速率超过这些可能在
一个单一的数据接口端口的DAC 。所述数字接口包括
两个缓冲锁存器以及控制逻辑。这些锁存器
可以是时间以几种方式复用在高速的DAC 。
这PLL驱动DAC锁存器在克斯特的速度的两倍
应受施加时钟并能够交错从所述数据
两个输入通道。所得到的输出数据速率的两倍
的两个输入通道。随着PLL禁用，外部
2×时钟可以被提供并且通过内部两个分割。
在CLK输入（ CLK + / CLK- ）可驱动任何differen-
tially或单端形式，具有信号摆幅低至1 V pp的。
该DAC采用分段电流源架构的COM
软硬件就可以为专有开关技术来减少干扰
能量，并最大限度地动态精度。差动电流
输出支持单端或差分应用。该
每个差分输出提供一个额定满量程电流
2 mA至20 mA 。
该AD9751是采用先进的低成本制造0.35
m
CMOS工艺。它采用3.5 V单电源3.1 V
并且消耗155 mW的功率。
产品亮点
1. AD9751是高的引脚兼容系列中的一员
速度的TxDAC + S提供10-， 12-，和14位分辨率。
2.超高速300 MSPS转换速率。
3.双10位锁存，输入复用端口。在AD9751
具有一个灵活的数字接口，实现高速的数据
通过一个单或双端口输入的转换。
4.低功耗。完整的CMOS DAC功能的操作上
155毫瓦从3.1 V至3.5 V单电源供电。 DAC的全
目前的规模可以减少为低功耗运行。
5.片上电压参考。该AD9751内置一个1.20 V
温度补偿带隙电压基准。
通道TxDAC +是ADI公司的注册商标。
*受保护
受美国专利号5450084 ， 5568145 ， 5689257和5703519 。
其他专利正在申请中。
第0版
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯
这可能是由于它的使用。没有获发牌照以暗示或
否则，在ADI公司的任何专利或专利权。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
联系电话： 781 / 329-4700
万维网网站： http://www.analog.com
传真： 781 / 326-8703
ADI公司， 2001
AD9751–SPECIFICATIONS
= 3.3V ， DVDD = 3.3 V ， PLLVDD = 3.3 V ， CLKVDD = 3.3 V，I
（T为T， AVDD
DC特定网络阳离子
民
最大
OUTFS
= 20毫安，除非另有
单位
位
注意）。
民
10
–1
–0.5
–0.025
–5
–7
2.0
–1.0
±
0.3
±
0.2
±
0.01
±
0.5
±
0.25
100
5
1.14
1.20
100
1.26
+1
+0.5
+0.025
+2
+2
20.0
1.25
典型值
最大
参数
决议
DC精度
1
积分线性误差（ INL ）
微分非线性（ DNL ）
模拟输出
偏移误差
增益误差（无内部参考）
增益误差（带内部参考）
满量程输出电流
2
输出顺从电压范围
输出电阻
输出电容
参考输出
参考电压
参考输出电流
3
参考输入
输入合规范围
参考输入电阻
温度系数
失调漂移
增益漂移（无内部参考）
增益漂移（带内部参考）
参考电压漂移
电源
电源电压
AVDD
DVDD
PLLVDD
CLKVDD
模拟电源电流（I
AVDD
)
4
数字电源电流（I
DVDD
)
4
PLL电源电流（I
PLLVDD
)
4
时钟电源电流（I
CLKVDD
)
4
功耗
4
（ 3 V，I
OUTFS
= 20 mA）的
功耗
5
（ 3 V，I
OUTFS
= 20 mA）的
电源抑制比
6
-AVDD
电源抑制比
6
-DVDD
工作范围
笔记
1
测量我
OUTA
，驾驶虚拟地。
2
标称满量程电流，I
OUTFS
是32 ×的我
REF
电流。
3
外部缓冲放大器，建议以驱动外部负载。
4
100 MSPS F
DAC
与PLL上，女
OUT
= 1 MHz时，所有电源= 3.0 V.
5
300 MSPS F
DAC
.
6
±
5 ％的电力供应的变化。
特定网络阳离子如有更改，恕不另行通知。
最低位
最低位
％ FSR的
％ FSR的
％ FSR的
mA
V
k
pF
V
nA
V
M
PPM的FSR /°C的
PPM的FSR /°C的
PPM的FSR /°C的
PPM /°C的
0.1
1
0
±
50
±
100
±
50
1.25
3.0
3.0
3.0
3.0
3.3
3.3
3.3
3.3
33
3.5
4.5
10.0
155
216
3.6
3.6
3.6
3.6
36
4.5
5.1
11.5
165
+0.1
+0.04
+85
–0.1
–0.04
–40
V
V
V
V
mA
mA
mA
mA
mW
mW
％ FSR / V的
％ FSR / V的
°C
–2–
第0版
AD9751
动态规范
参数
动态性能
最大输出更新率（F
DAC
)
输出建立时间（t
ST
）（ 0.1％ ）
1
输出传输延迟（T
PD
)
1
毛刺脉冲
1
输出上升时间（10％ 90 ％）
1
输出下降时间（90％至10％）
1
输出噪声（我
OUTFS
= 20 mA）的
输出噪声（我
OUTFS
= 2 mA）的
AC线性
无杂散动态范围为奈奎斯特
f
DAC
= 100 MSPS ; F
OUT
= 1.00 MHz的
0 dBFS的输出
-6 dBFS的输出
-12 dBFS的输出
f
数据
= 65 MSPS ; F
OUT
= 1.1兆赫
2
f
数据
= 65 MSPS ; F
OUT
= 5.1兆赫
2
f
数据
= 65 MSPS ; F
OUT
= 10.1兆赫
2
f
数据
= 65 MSPS ; F
OUT
= 20.1兆赫
2
f
数据
= 65 MSPS ; F
OUT
= 30.1兆赫
2
f
DAC
= 200 MSPS ; F
OUT
= 1.1兆赫
f
DAC
= 200 MSPS ; F
OUT
= 11.1兆赫
f
DAC
= 200 MSPS ; F
OUT
= 31.1兆赫
f
DAC
= 200 MSPS ; F
OUT
= 51.1兆赫
f
DAC
= 200 MSPS ; F
OUT
= 71.1兆赫
f
DAC
= 300 MSPS ; F
OUT
= 1.1兆赫
f
DAC
= 300 MSPS ; F
OUT
= 26.1兆赫
f
DAC
= 300 MSPS ; F
OUT
= 51.1兆赫
f
DAC
= 300 MSPS ; F
OUT
= 101.1兆赫
f
DAC
= 300 MSPS ; F
OUT
= 141.1兆赫
一个窗口内的无杂散动态范围
f
DAC
= 100 MSPS ; F
OUT
= 1 MHz的; 2 MHz的跨度
0 dBFS的
f
DAC
= 65 MSPS ; F
OUT
= 5.02 MHz的; 2 MHz的跨度
f
DAC
= 150 MSPS ; F
OUT
= 5.04 MHz的; 4 MHz的跨度
总谐波失真
f
DAC
= 100 MSPS ; F
OUT
= 1.00 MHz的
0 dBFS的
f
DAC
= 65 MHz的; F
OUT
= 2.00 MHz的
f
DAC
= 150 MHz的; F
OUT
= 2.00 MHz的
多音功率比（八音在110 kHz间隔）
f
DAC
= 65 MSPS ; F
OUT
= 2.00 MHz到2.77 MHz的
0 dBFS的输出
-6 dBFS的输出
-12 dBFS的输出
笔记
1
测量单端成50
负载。
2
单端口模式（ PLL禁用， DIV0 = 1 ， DIV1 = 0 ，端口1的数据） 。
特定网络阳离子如有更改，恕不另行通知。
(T
民
给T
最大
， AVDD = 3.3V ， DVDD = 3.3 V ， PLLVDD = 0 V ， CLKVDD = 3.3 V，I
OUTFS
= 20毫安，
差动变压器耦合输出， 50双端接，除非另有说明。 ）
民
300
11
1
5
2.5
2.5
50
30
典型值
最大
单位
MSPS
ns
ns
的pV -S
ns
ns
PA / ÷赫兹
PA / ÷赫兹
70
80
72
72
73
73
72
68
64
74
71
66
66
63
74
71
66
66
63
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
81
91
81
81
dBc的
dBc的
dBc的
–80
–72
–72
–69
dBc的
dBc的
dBc的
69
67
65
dBc的
dBc的
dBc的
第0版
–3–
AD9751–SPECIFICATIONS
数码特定网络阳离子
参数
数字输入
逻辑“1”的
逻辑“0”的
逻辑“1”的当前
逻辑“0”的当前
输入电容
输入建立时间（t
S
)
输入保持时间（t
H
)
输入建立时间（t
S,
PLLVDD = 0 V）
输入保持时间（t
H,
PLLVDD = 0 V） ）
闵CLK频率
1
绝对最大额定值*
(T
民
给T
最大
， AVDD = 3.3V ， DVDD = 3.3 V ， PLLVDD = 3.3 V ， CLKVDD = 3.3 V，I
OUTFS
= 20毫安，除非
另有说明）。
民
2.1
–10
–10
5
0.5
0.5
–1.5
1.7
6.25
典型值
3
0
最大
单位
V
V
A
A
pF
ns
ns
ns
ns
兆赫
0.9
+10
+10
1.0
1.0
–1.0
2.5
参数
AVDD ， DVDD ， CLKVDD ， PLLVDD
AVDD ， DVDD ， CLKVDD ， PLLVDD
ACOM ， DCOM ， CLKCOM ， PLLCOM
REFIO ， REFLO ， FSADJ
I
OUTA
, I
OUTB
数字数据输入（ DB9至DB0 ）
CLK + / CLK- ， PLLLOCK
DIV0 ， DIV1 ， RESET
LPF
结温
储存温度
焊接温度（ 10秒）
关于
ACOM ， DCOM ， CLKCOM ， PLLCOM
ACOM ， DCOM ， CLKCOM ， PLLCOM
ACOM ， DCOM ， CLKCOM ， PLLCOM
ACOM
ACOM
DCOM
CLKCOM
CLKCOM
PLLCOM
民
–0.3
–3.9
–0.3
–0.3
–1.0
–0.3
–0.3
–0.3
–0.3
–65
最大
+3.9
+3.9
+3.9
AVDD + 0.3
AVDD + 0.3
DVDD + 0.3
CLKVDD + 0.3
CLKVDD + 0.3
PLLVDD + 0.3
150
+150
300
单位
V
V
V
V
V
V
V
V
V
°C
°C
°C
*讲
超出上述绝对最大额定值可能会导致器件永久性损坏。这是一个压力只有额定值。的功能操作
器件在这些或以上的本规范的业务部门所标明的任何其他条件不暗示。置身于绝对最大额定值
长时间可能会影响器件的可靠性。
t
S
端口1
DATA IN
端口2
输入CLK
（ PLL使能）
1时钟@ PLLLOCK
（ PLL禁用）
I
OUTA
还是我
OUTB
t
H
订购指南
数据X
模型
数据y
温度
范围
包
描述
包
选项
AD9751AST -40 ° C至+ 85°C 48引脚LQFP ST- 48
AD9751-EB
评估板
记
闵CLK频率仅使用内部PLL时适用。当PLL被禁用，有
没有最低CLK频率。
数据y
t
LPW
t
PD
数据X
t
PD
热特性
热阻
图1. I / O时序
48引脚LQFP
θ
JA
= 91 ° C / W
小心
ESD （静电放电）敏感器件。静电荷高达4000 V容易
积聚在人体和测试设备，可排出而不被发现。虽然
在AD9751具有专用ESD保护电路，永久性的损害可能发生
器件经受高能量静电放电。因此，适当的ESD防范措施
建议避免性能下降或功能丧失。
警告！
ESD敏感器件
–4–
第0版
AD9751
引脚功能描述
PIN号
1
2
3
4, 22
5, 21
6
7–16
17–20, 33–36
23–32
37, 38
39
40
41
42
43
44
45
46
47
48
助记符
RESET
CLK +
CLK “
DCOM
DVDD
PLLLOCK
P1B9–P1B0
版权所有
P2B9–P2B0
DIV0 ， DIV1
REFIO
FSADJ
AVDD
I
OUTB
I
OUTA
ACOM
CLKCOM
LPF
PLLVDD
CLKVDD
描述
内部时钟分频器复位
差分时钟输入
差分时钟输入
数字通用
数字电源电压
PLL锁定指示输出
数据位P1B9到P1B0 ，端口1
数据位P2B9到P2B0 ，端口2
对于PLL和输入端口选择器模式控制输入，见表I和II的详细信息。
参考输入/输出
满量程电流输出调节
模拟电源电压
DAC差分输出电流
DAC差分输出电流
常见的模拟
时钟和锁相环通用
PLL环路滤波器
锁相环电源电压
时钟电源电压
引脚配置
CLKCOM
CLKVDD
PLLVDD
FSADJ
REFIO
ACOM
AVDD
I
OUTA
I
OUTB
DIV1
48 47 46 45 44 43 42 41 40 39 38 37
RESET
1
CLK +
2
CLK “
3
DCOM
4
DVDD
5
PLLLOCK
6
MSB–P1B9
7
P1B8
8
P1B7
9
P1B6
10
P1B5
11
P1B4
12
DIV0
36
版权所有
35
版权所有
34
版权所有
33
版权所有
32
P2B0–LSB
31
P2B1
30
P2B2
29
P2B3
28
P2B4
27
P2B5
26
P2B6
25
P2B7
销1
识别码
LPF
AD9751
顶视图
（不按比例）
13 14 15 16 17 18 19 20 21 22 23 24
版权所有
版权所有
版权所有
版权所有
MSB–P2B9
DVDD
LSB–P1B0
DCOM
P2B8
P1B3
P1B2
P1B1
保留= NO
用户连接
第0版
–5–
a
特点
10位双端口多路复用DAC
300 MSPS输出更新速率
出色的SFDR和IMD性能
SFDR到奈奎斯特@ 25 MHz输出： 64分贝
内部时钟倍频PLL
差分或单端时钟输入
片上1.2 V参考
采用3.3 V单电源供电
功耗： 155毫瓦@ 3.3 V
48引脚LQFP
应用
通信： LMDS ， LMCS ， MMDS
基站
数字合成器
QAM和OFDM
产品说明
10位， 300 MSPS
高速的TxDAC +
D / A转换器
AD9751*
功能框图
DVDD
DCOM
AVDD
ACOM
PORT1
LATCH
MUX
PORT2
LATCH
DAC锁存器
I
OUTA
DAC
I
OUTB
CLK +
CLK “
CLKVDD
PLLVDD
CLKCOM
PLL
时钟
倍增器
参考
REFIO
FSADJ
AD9751
RESET LPF DIV0 DIV1 PLLLOCK
的AD9751是一个双端口的复用功能，超高速，单
信道， 10位CMOS数模转换器。它集成了一个高质量的10位
的TxDAC +内核，一个参考电压源和数字接口电路
成小的48引脚LQFP封装。该AD9751提供例外
tional交流和直流性能，同时支持更新速率高达
300 MSPS 。
对AD9751进行了优化超高速的应用
系统蒸发散可达300 MSPS ，其中数据传输速率超过这些可能在
一个单一的数据接口端口的DAC 。所述数字接口包括
两个缓冲锁存器以及控制逻辑。这些锁存器
可以是时间以几种方式复用在高速的DAC 。
这PLL驱动DAC锁存器在克斯特的速度的两倍
应受施加时钟并能够交错从所述数据
两个输入通道。所得到的输出数据速率的两倍
的两个输入通道。随着PLL禁用，外部
2×时钟可以被提供并且通过内部两个分割。
在CLK输入（ CLK + / CLK- ）可驱动任何differen-
tially或单端形式，具有信号摆幅低至1 V pp的。
该DAC采用分段电流源架构的COM
软硬件就可以为专有开关技术来减少干扰
能量，并最大限度地动态精度。差动电流
输出支持单端或差分应用。该
每个差分输出提供一个额定满量程电流
2 mA至20 mA 。
该AD9751是采用先进的低成本制造0.35
m
CMOS工艺。它采用3.5 V单电源3.1 V
并且消耗155 mW的功率。
产品亮点
1. AD9751是高的引脚兼容系列中的一员
速度的TxDAC + S提供10-， 12-，和14位分辨率。
2.超高速300 MSPS转换速率。
3.双10位锁存，输入复用端口。在AD9751
具有一个灵活的数字接口，实现高速的数据
通过一个单或双端口输入的转换。
4.低功耗。完整的CMOS DAC功能的操作上
155毫瓦从3.1 V至3.5 V单电源供电。 DAC的全
目前的规模可以减少为低功耗运行。
5.片上电压参考。该AD9751内置一个1.20 V
温度补偿带隙电压基准。
通道TxDAC +是ADI公司的注册商标。
*受保护
受美国专利号5450084 ， 5568145 ， 5689257和5703519 。
其他专利正在申请中。
第0版
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯
这可能是由于它的使用。没有获发牌照以暗示或
否则，在ADI公司的任何专利或专利权。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
联系电话： 781 / 329-4700
万维网网站： http://www.analog.com
传真： 781 / 326-8703
ADI公司， 2001
AD9751–SPECIFICATIONS
= 3.3V ， DVDD = 3.3 V ， PLLVDD = 3.3 V ， CLKVDD = 3.3 V，I
（T为T， AVDD
DC特定网络阳离子
民
最大
OUTFS
= 20毫安，除非另有
单位
位
注意）。
民
10
–1
–0.5
–0.025
–5
–7
2.0
–1.0
±
0.3
±
0.2
±
0.01
±
0.5
±
0.25
100
5
1.14
1.20
100
1.26
+1
+0.5
+0.025
+2
+2
20.0
1.25
典型值
最大
参数
决议
DC精度
1
积分线性误差（ INL ）
微分非线性（ DNL ）
模拟输出
偏移误差
增益误差（无内部参考）
增益误差（带内部参考）
满量程输出电流
2
输出顺从电压范围
输出电阻
输出电容
参考输出
参考电压
参考输出电流
3
参考输入
输入合规范围
参考输入电阻
温度系数
失调漂移
增益漂移（无内部参考）
增益漂移（带内部参考）
参考电压漂移
电源
电源电压
AVDD
DVDD
PLLVDD
CLKVDD
模拟电源电流（I
AVDD
)
4
数字电源电流（I
DVDD
)
4
PLL电源电流（I
PLLVDD
)
4
时钟电源电流（I
CLKVDD
)
4
功耗
4
（ 3 V，I
OUTFS
= 20 mA）的
功耗
5
（ 3 V，I
OUTFS
= 20 mA）的
电源抑制比
6
-AVDD
电源抑制比
6
-DVDD
工作范围
笔记
1
测量我
OUTA
，驾驶虚拟地。
2
标称满量程电流，I
OUTFS
是32 ×的我
REF
电流。
3
外部缓冲放大器，建议以驱动外部负载。
4
100 MSPS F
DAC
与PLL上，女
OUT
= 1 MHz时，所有电源= 3.0 V.
5
300 MSPS F
DAC
.
6
±
5 ％的电力供应的变化。
特定网络阳离子如有更改，恕不另行通知。
最低位
最低位
％ FSR的
％ FSR的
％ FSR的
mA
V
k
pF
V
nA
V
M
PPM的FSR /°C的
PPM的FSR /°C的
PPM的FSR /°C的
PPM /°C的
0.1
1
0
±
50
±
100
±
50
1.25
3.0
3.0
3.0
3.0
3.3
3.3
3.3
3.3
33
3.5
4.5
10.0
155
216
3.6
3.6
3.6
3.6
36
4.5
5.1
11.5
165
+0.1
+0.04
+85
–0.1
–0.04
–40
V
V
V
V
mA
mA
mA
mA
mW
mW
％ FSR / V的
％ FSR / V的
°C
–2–
第0版
AD9751
动态规范
参数
动态性能
最大输出更新率（F
DAC
)
输出建立时间（t
ST
）（ 0.1％ ）
1
输出传输延迟（T
PD
)
1
毛刺脉冲
1
输出上升时间（10％ 90 ％）
1
输出下降时间（90％至10％）
1
输出噪声（我
OUTFS
= 20 mA）的
输出噪声（我
OUTFS
= 2 mA）的
AC线性
无杂散动态范围为奈奎斯特
f
DAC
= 100 MSPS ; F
OUT
= 1.00 MHz的
0 dBFS的输出
-6 dBFS的输出
-12 dBFS的输出
f
数据
= 65 MSPS ; F
OUT
= 1.1兆赫
2
f
数据
= 65 MSPS ; F
OUT
= 5.1兆赫
2
f
数据
= 65 MSPS ; F
OUT
= 10.1兆赫
2
f
数据
= 65 MSPS ; F
OUT
= 20.1兆赫
2
f
数据
= 65 MSPS ; F
OUT
= 30.1兆赫
2
f
DAC
= 200 MSPS ; F
OUT
= 1.1兆赫
f
DAC
= 200 MSPS ; F
OUT
= 11.1兆赫
f
DAC
= 200 MSPS ; F
OUT
= 31.1兆赫
f
DAC
= 200 MSPS ; F
OUT
= 51.1兆赫
f
DAC
= 200 MSPS ; F
OUT
= 71.1兆赫
f
DAC
= 300 MSPS ; F
OUT
= 1.1兆赫
f
DAC
= 300 MSPS ; F
OUT
= 26.1兆赫
f
DAC
= 300 MSPS ; F
OUT
= 51.1兆赫
f
DAC
= 300 MSPS ; F
OUT
= 101.1兆赫
f
DAC
= 300 MSPS ; F
OUT
= 141.1兆赫
一个窗口内的无杂散动态范围
f
DAC
= 100 MSPS ; F
OUT
= 1 MHz的; 2 MHz的跨度
0 dBFS的
f
DAC
= 65 MSPS ; F
OUT
= 5.02 MHz的; 2 MHz的跨度
f
DAC
= 150 MSPS ; F
OUT
= 5.04 MHz的; 4 MHz的跨度
总谐波失真
f
DAC
= 100 MSPS ; F
OUT
= 1.00 MHz的
0 dBFS的
f
DAC
= 65 MHz的; F
OUT
= 2.00 MHz的
f
DAC
= 150 MHz的; F
OUT
= 2.00 MHz的
多音功率比（八音在110 kHz间隔）
f
DAC
= 65 MSPS ; F
OUT
= 2.00 MHz到2.77 MHz的
0 dBFS的输出
-6 dBFS的输出
-12 dBFS的输出
笔记
1
测量单端成50
负载。
2
单端口模式（ PLL禁用， DIV0 = 1 ， DIV1 = 0 ，端口1的数据） 。
特定网络阳离子如有更改，恕不另行通知。
(T
民
给T
最大
， AVDD = 3.3V ， DVDD = 3.3 V ， PLLVDD = 0 V ， CLKVDD = 3.3 V，I
OUTFS
= 20毫安，
差动变压器耦合输出， 50双端接，除非另有说明。 ）
民
300
11
1
5
2.5
2.5
50
30
典型值
最大
单位
MSPS
ns
ns
的pV -S
ns
ns
PA / ÷赫兹
PA / ÷赫兹
70
80
72
72
73
73
72
68
64
74
71
66
66
63
74
71
66
66
63
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
dBc的
81
91
81
81
dBc的
dBc的
dBc的
–80
–72
–72
–69
dBc的
dBc的
dBc的
69
67
65
dBc的
dBc的
dBc的
第0版
–3–
AD9751–SPECIFICATIONS
数码特定网络阳离子
参数
数字输入
逻辑“1”的
逻辑“0”的
逻辑“1”的当前
逻辑“0”的当前
输入电容
输入建立时间（t
S
)
输入保持时间（t
H
)
输入建立时间（t
S,
PLLVDD = 0 V）
输入保持时间（t
H,
PLLVDD = 0 V） ）
闵CLK频率
1
绝对最大额定值*
(T
民
给T
最大
， AVDD = 3.3V ， DVDD = 3.3 V ， PLLVDD = 3.3 V ， CLKVDD = 3.3 V，I
OUTFS
= 20毫安，除非
另有说明）。
民
2.1
–10
–10
5
0.5
0.5
–1.5
1.7
6.25
典型值
3
0
最大
单位
V
V
A
A
pF
ns
ns
ns
ns
兆赫
0.9
+10
+10
1.0
1.0
–1.0
2.5
参数
AVDD ， DVDD ， CLKVDD ， PLLVDD
AVDD ， DVDD ， CLKVDD ， PLLVDD
ACOM ， DCOM ， CLKCOM ， PLLCOM
REFIO ， REFLO ， FSADJ
I
OUTA
, I
OUTB
数字数据输入（ DB9至DB0 ）
CLK + / CLK- ， PLLLOCK
DIV0 ， DIV1 ， RESET
LPF
结温
储存温度
焊接温度（ 10秒）
关于
ACOM ， DCOM ， CLKCOM ， PLLCOM
ACOM ， DCOM ， CLKCOM ， PLLCOM
ACOM ， DCOM ， CLKCOM ， PLLCOM
ACOM
ACOM
DCOM
CLKCOM
CLKCOM
PLLCOM
民
–0.3
–3.9
–0.3
–0.3
–1.0
–0.3
–0.3
–0.3
–0.3
–65
最大
+3.9
+3.9
+3.9
AVDD + 0.3
AVDD + 0.3
DVDD + 0.3
CLKVDD + 0.3
CLKVDD + 0.3
PLLVDD + 0.3
150
+150
300
单位
V
V
V
V
V
V
V
V
V
°C
°C
°C
*讲
超出上述绝对最大额定值可能会导致器件永久性损坏。这是一个压力只有额定值。的功能操作
器件在这些或以上的本规范的业务部门所标明的任何其他条件不暗示。置身于绝对最大额定值
长时间可能会影响器件的可靠性。
t
S
端口1
DATA IN
端口2
输入CLK
（ PLL使能）
1时钟@ PLLLOCK
（ PLL禁用）
I
OUTA
还是我
OUTB
t
H
订购指南
数据X
模型
数据y
温度
范围
包
描述
包
选项
AD9751AST -40 ° C至+ 85°C 48引脚LQFP ST- 48
AD9751-EB
评估板
记
闵CLK频率仅使用内部PLL时适用。当PLL被禁用，有
没有最低CLK频率。
数据y
t
LPW
t
PD
数据X
t
PD
热特性
热阻
图1. I / O时序
48引脚LQFP
θ
JA
= 91 ° C / W
小心
ESD （静电放电）敏感器件。静电荷高达4000 V容易
积聚在人体和测试设备，可排出而不被发现。虽然
在AD9751具有专用ESD保护电路，永久性的损害可能发生
器件经受高能量静电放电。因此，适当的ESD防范措施
建议避免性能下降或功能丧失。
警告！
ESD敏感器件
–4–
第0版
AD9751
引脚功能描述
PIN号
1
2
3
4, 22
5, 21
6
7–16
17–20, 33–36
23–32
37, 38
39
40
41
42
43
44
45
46
47
48
助记符
RESET
CLK +
CLK “
DCOM
DVDD
PLLLOCK
P1B9–P1B0
版权所有
P2B9–P2B0
DIV0 ， DIV1
REFIO
FSADJ
AVDD
I
OUTB
I
OUTA
ACOM
CLKCOM
LPF
PLLVDD
CLKVDD
描述
内部时钟分频器复位
差分时钟输入
差分时钟输入
数字通用
数字电源电压
PLL锁定指示输出
数据位P1B9到P1B0 ，端口1
数据位P2B9到P2B0 ，端口2
对于PLL和输入端口选择器模式控制输入，见表I和II的详细信息。
参考输入/输出
满量程电流输出调节
模拟电源电压
DAC差分输出电流
DAC差分输出电流
常见的模拟
时钟和锁相环通用
PLL环路滤波器
锁相环电源电压
时钟电源电压
引脚配置
CLKCOM
CLKVDD
PLLVDD
FSADJ
REFIO
ACOM
AVDD
I
OUTA
I
OUTB
DIV1
48 47 46 45 44 43 42 41 40 39 38 37
RESET
1
CLK +
2
CLK “
3
DCOM
4
DVDD
5
PLLLOCK
6
MSB–P1B9
7
P1B8
8
P1B7
9
P1B6
10
P1B5
11
P1B4
12
DIV0
36
版权所有
35
版权所有
34
版权所有
33
版权所有
32
P2B0–LSB
31
P2B1
30
P2B2
29
P2B3
28
P2B4
27
P2B5
26
P2B6
25
P2B7
销1
识别码
LPF
AD9751
顶视图
（不按比例）
13 14 15 16 17 18 19 20 21 22 23 24
版权所有
版权所有
版权所有
版权所有
MSB–P2B9
DVDD
LSB–P1B0
DCOM
P2B8
P1B3
P1B2
P1B1
保留= NO
用户连接
第0版
–5–
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