【光纤通道/以太网时钟发生器IC ，PLL内核，分频器， 7时钟输出AD9572特点完全集成的双VCO】,IC型号AD9572ACPZLVD-RL,AD9572ACPZLVD-RL PDF资料,AD9572ACPZLVD-RL经销商,ic,电子元器件-51电子网

光纤通道/以太网时钟发生器IC ，

PLL内核，分频器， 7时钟输出

AD9572

特点

完全集成的双VCO / PLL内核

167飞秒RMS从0.637 MHz至10 MHz的抖动106.25兆赫

178飞秒RMS从1.875 MHz至20 MHz的抖动156.25兆赫

418 FS RMS从12 kHz到20 MHz的抖动频率为125 MHz

输入晶体或25 MHz的时钟频率

预设分频比为106.25兆赫， 156.25兆赫， 33.33兆赫，

100兆赫， 125兆赫

的LVPECL或LVDS输出格式选择

集成环路滤波器

参考时钟输出的副本

价格通过捆扎引脚配置

节省空间的6 mm ×6毫米， 40引脚LFCSP封装

0.71 W的电源消耗（ LVDS操作）

1.07 W的电源消耗（ LVPECL操作）

3.3 V工作电压

功能框图

REFSEL

XTAL

OSC

REFCLK

LDO

CMOS

1 = 25MHz的

LVPECL

或LVDS

LPF

3阶

VCO

分频器

PFD / CP

2 × 106.25MHz

LVPECL

或LVDS

1 × 156.25MHz

LDO

LVPECL

或LVDS

LPF

3阶

VCO

分频器

PFD / CP

2 × 100MHz的

或125MHz的

CMOS

应用

光纤通道线路卡，交换机和路由器

包括千兆以太网/的PCIe支持

低抖动，低相位噪声时钟发生

AD9572

FREQSEL

1 × 33.33MHz

FORCE_LOW

07498-001

图1 。

概述

该AD9572提供了一个多输出时钟发生器

随着两个片上PLL内核，用于光纤通道优化

线路卡应用，其中包括一个以太网接口。该

整数N分频PLL的设计是基于ADI公司，

高性能成熟产品组合，低抖动频率

合成器最大限度地提高网络性能。其它应用

系统蒸发散与苛刻的相位噪声和抖动要求也

受益于本部分。

PLL部分由低噪声的相位频率

检测器（PFD ），精密电荷泵（CP ），低相

噪声电压控制振荡器（VCO ），和一个预编程的

反馈分频器和输出分频器。通过连接一个外部

晶体或参考时钟的REFCLK引脚，频率最高为

156.25兆赫可以被锁定到输入的参考。每路输出

分压器和反馈分频比预编程的

所需的输出率。

第二个PLL也用作整数N合成器和

驱动两个LVPECL或LVDS输出缓冲器106.25兆赫

操作。无需外部环路滤波器元件是必需的，因此，

节省宝贵的设计时间和电路板空间。

在AD9572采用40引脚， 6毫米×6 mm引脚架构

芯片级封装（LFCSP ），并且可以从一个单一的操作

3.3 V电源。温度范围为-40 ° C至+ 85°C 。

10G SFP +

中央处理器

岛

1 × 156.25MHz

2 × 106.25MHz

1 × 100MHz的/ 125MHz的

1 = 25MHz的

1 × 33.33MHz

16端口光纤通道ASIC

AD9572

07498-002

QUAD SFP

PHY

QUAD SFP

PHY

QUAD SFP

PHY

QUAD SFP

PHY

图2.典型应用

第0版

信息ADI公司提供的被认为是准确和可靠。然而，没有

责任承担ADI公司供其使用，也为专利或其他任何侵权行为

第三方可能导致其使用的权利。规格如有变更，恕不另行通知。没有

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一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.

联系电话： 781.329.4700

www.analog.com

传真： 781.461.3113

AD9572

特点................................................. ............................................. 1

应用................................................. ...................................... 1

功能框图............................................... ............... 1

概述................................................ ......................... 1

修订历史................................................ ............................... 2

规格................................................. .................................... 3

PLL特征................................................ ...................... 3

LVDS时钟输出抖动.............................................. .............. 4

LVPECL时钟输出抖动.............................................. ......... 5

CMOS时钟输出抖动.............................................. ............ 5

参考输入................................................ ............................. 5

时钟输出................................................ ............................... 6

时序特性................................................ ................ 6

控制引脚................................................ .................................. 7

电源................................................. ............................................. 7

晶体振荡器................................................ .......................... 7

时序图................................................ .............................. 8

绝对最大额定值............................................... ............. 9

热阻................................................ ...................... 9

ESD注意事项................................................ ................................... 9

引脚配置和功能描述........................... 10

典型性能特征........................................... 12

术语................................................. ................................... 13

工作原理............................................... ....................... 14

输出................................................. ....................................... 14

相位频率检测器（ PFD）和电荷泵............ 15

电源................................................ ............................... 15

CMOS时钟分配............................................... ......... 15

LVPECL时钟分配............................................... ...... 16

LVDS时钟分配............................................... ........... 16

参考输入................................................ ........................... 16

电源和接地注意事项和电源

拒绝................................................. ..................................... 16

外形尺寸................................................ ....................... 17

订购指南................................................ .......................... 17

修订历史

7月9日 - 修订版0 ：初始版

第0版|第20页2

AD9572

特定网络阳离子

PLL特性

典型（典型值），给出了V

= 3.3 V ，T

= 25 ℃，除非另有说明。

表1中。

参数

相位噪声特性

PLL噪声（ 106.25 MHz的LVDS输出）

@ 1千赫

@ 10千赫

@ 100千赫

@ 1兆赫

@ 10MHz的

@ 30兆赫

PLL噪声（ 156.25 MHz的LVDS输出）

@ 1千赫

@ 10千赫

@ 100千赫

@ 1兆赫

@ 10MHz的

@ 30兆赫

PLL噪声（ 125 MHz的LVDS输出）

@ 1千赫

@ 10千赫

@ 100千赫

@ 1兆赫

@ 10MHz的

@ 30兆赫

PLL噪声（ 100 MHz的LVDS输出）

@ 1千赫

@ 10千赫

@ 100千赫

@ 1兆赫

@ 10MHz的

@ 30兆赫

PLL噪声（ 106.25 MHz的LVPECL输出）

@ 1千赫

@ 10千赫

@ 100千赫

@ 1兆赫

@ 10MHz的

@ 30兆赫

PLL噪声（ 156.25 MHz的LVPECL输出）

@ 1千赫

@ 10千赫

@ 100千赫

@ 1兆赫

@ 10MHz的

@ 30兆赫

民

典型值

最大

单位

测试条件/评论

123

127

129

150

152

153

118

125

126

145

151

119

127

128

147

151

152

121

128

130

147

150

121

128

129

151

154

155

119

125

126

147

152

153

dBc的/赫兹

33.33 MHz的输出禁用

第0版|第20页3

AD9572

参数

PLL噪声（ 125 MHz的LVPECL输出）

@ 1千赫

@ 10千赫

@ 100千赫

@ 1兆赫

@ 10MHz的

@ 30兆赫

PLL噪声（ 100 MHz的LVPECL输出）

@ 1千赫

@ 10千赫

@ 100千赫

@ 1兆赫

@ 10MHz的

@ 30兆赫

相位噪声（ 33.33 MHz的CMOS输出）

@ 1千赫

@ 10千赫

@ 100千赫

@ 1兆赫

@ 5 MHz的

相位噪声（ 25 MHz的CMOS输出）

@ 1千赫

@ 10千赫

@ 100千赫

@ 1兆赫

@ 5 MHz的

虚假内容

优异的数字PLL

民

典型值

122

127

128

148

152

153

122

128

130

148

150

151

130

138

139

152

133

142

148

217.5

最大

单位

dBc的/赫兹

dBc的

dBc的/赫兹

测试条件/评论

33.33 MHz的输出禁用

占主导地位的幅度与主动所有输出

当同时启用的33.33兆赫， 100兆赫和125兆赫的时钟，最坏的情况为-50dBc杂散内容可能被呈现在引脚21和引脚仅22 。

LVDS时钟输出抖动

典型（典型值），给出了V

= 3.3 V ，T

= 25 ℃，除非另有说明。

表2中。

抖动整合

带宽（典型值）

12千赫至20兆赫

100兆赫

33M =关/开

508/490

106.25兆赫

33M =关/开

402/440

125兆赫

33M =关/开

418/883

156.25兆赫

33M =关/开

417/423

单位

RMS

测试条件/评论

LVDS输出频率组合

是1× 156.25兆赫， 1× 100兆赫， 1×

125兆赫， 2 × 106.25兆赫

LVDS输出频率组合

是1× 156.25兆赫， 1× 100兆赫， 1×

125兆赫， 2 × 106.25兆赫

LVDS输出频率组合

是1× 156.25兆赫， 1× 100兆赫， 1×

125兆赫， 2 × 106.25兆赫

LVDS输出频率组合

是1× 156.25兆赫， 1× 100兆赫， 1×

125兆赫， 2 × 106.25兆赫

LVDS输出频率组合

有1 × 156.25兆赫， 2 × 125兆赫， 2 ×

106.25兆赫

1.875 MHz至

20兆赫

637千赫至10兆赫

167/217

178/185

RMS

200千赫至10兆赫

316/308

253/776

RMS

12 kHz至35 MHz的

500 （仅关闭）

RMS

第0版|第20页4

AD9572

LVPECL时钟输出抖动

典型（典型值），给出了V

= 3.3 V ，T

= 25 ℃，除非另有说明。

表3中。

抖动整合

带宽（典型值）

12千赫至20兆赫

100兆赫

33M =关/开

608/564

106.25兆赫

33M =关/开

418/451

125兆赫

33M =关/开

444/2200

156.25兆赫

33M =关/开

420/461

单位

RMS

测试条件/评论

LVPECL输出频率组合

是1× 156.25兆赫， 1× 100兆赫， 1×

125兆赫， 2 × 106.25兆赫

LVPECL输出频率组合

是1× 156.25兆赫， 1× 100兆赫， 1×

125兆赫， 2 × 106.25兆赫

LVPECL输出频率组合

是1× 156.25兆赫， 1× 100兆赫， 1×

125兆赫， 2 × 106.25兆赫

LVPECL输出频率组合

是1× 156.25兆赫， 1× 100兆赫， 1×

125兆赫， 2 × 106.25兆赫

LVPECL输出频率组合

有1 × 156.25兆赫， 2 × 125兆赫， 2 ×

106.25兆赫

1.875 MHz至

20兆赫

637千赫至10兆赫

227/232

200/277

RMS

200千赫至10兆赫

337/378

242/2200

RMS

12 kHz至35 MHz的

523 （仅关闭）

RMS

CMOS时钟输出抖动

典型（典型值），给出了V

= 3.3 V ，T

= 25 ℃，除非另有说明。

表4 。

JITTER积分带宽

12千赫到5MHz

200 kHz到5MHz的

25 MHZ

781

764

33.3兆赫

417

524

单位

RMS

测试条件/评论

参考输入

典型（典型值），给出了V

= 3.3 V± 10 ％，T

= 25 ℃，除非另有说明。最小值（分钟）和最高（最大）值给出

在整个V

和T

（ -40 ° C至+ 85°C ）的变化。

表5 。

参数

时钟输入（ REFCLK ）

输入频率

输入高电压

输入低电压

输入电流

输入电容

民

典型值

2.0

1.0

0.8

+1.0

最大

单位

兆赫

μA

测试条件/评论

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