【整数N分频时钟转换器对于有线通信AD9550特点转换预设的标准输入频率为标准输出频率从8 kHz至2】,IC型号AD9550BCPZ,AD9550BCPZ PDF资料,AD9550BCPZ经销商,ic,电子元器件-51电子网

整数N分频时钟转换器

对于有线通信

AD9550

特点

转换预设的标准输入频率为标准

输出频率

从8 kHz至200 MHz的输入频率

输出频率高达810 MHz的LVPECL和LVDS

（ 200 MHz的CMOS ）

预设引脚可编程频率转换比

片内VCO

单端CMOS基准输入

两个输出时钟（可独立编程为LVDS ，

LVPECL或CMOS ）

单电源供电（ 3.3 V ）

极低功耗： <450毫瓦（大多数情况下）

小尺寸封装件（5mm × 5mm）的

超过Telcordia的GR- 253 -CORE抖动产生，转换

和公差规范

基本框图

REF

PLL

产量

电路

OUT2

OUT1

PIN码解码器

09057-001

AD9550

图1 。

应用

符合成本效益的替代高频VCXO ， OCXO ，

和SAW谐振器

灵活的频率转换为这样的有线应用

如以太网，T1 / E1 ，SONET / SDH ，GPON的xDSL

无线基础设施

测试与测量（包括手持设备）

概述

的AD9550是一个锁相环（ PLL）的时钟转换

旨在解决有线通信的需要，并

基站应用。该器件采用一个整数N分频PLL

以适应应用的频率转换的要求。

它接受在REF输入的单端输入参考信号。

该AD9550是引脚可编程，提供的矩阵

从列表的标准输入/输出频率转换

15可能的输入频率52个可能的输出列表

频率对（ OUT1和OUT2 ）。

在AD9550输出与LVPECL ， LVDS或兼容

单端CMOS逻辑电平，虽然AD9550是

在严格的CMOS工艺实现。

在AD9550工作在扩展工业级温度

范围为-40 ° C至+ 85°C 。

第0版

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传真： 781.461.3113

AD9550

特点................................................. ............................................. 1

应用................................................. ...................................... 1

基本框图............................................... ......................... 1

概述................................................ ......................... 1

修订历史................................................ ............................... 2

规格................................................. .................................... 3

输出特性................................................ ................. 4

抖动特性................................................ ..................... 5

绝对最大额定值............................................... ............. 6

ESD注意事项................................................ .................................. 6

引脚配置和功能说明............................. 7

典型性能特征............................................. 8

输入/输出端接建议.......................... 11

工作原理............................................... ....................... 12

概述................................................. .................................... 12

预设频率................................................ ...................... 12

功能模块的说明............................................. 15

抖动容限................................................ ............................ 16

低压降（ LDO ）稳压器............................................ .. 16

自动上电复位............................................. ......... 16

应用信息................................................ .............. 17

热性能................................................ ................ 17

外形尺寸................................................ ....................... 18

订购指南................................................ .......................... 18

修订历史

8月10日 - 修订版0 ：初始版

第0版|第20页2

AD9550

特定网络阳离子

最小（MIN）和最高（最大）值适用于全系列的电源电压和工作温度的变化。典型（典型值）

值适用于VDD = 3.3V ;牛逼

= 25 ℃，除非另有说明。

表1中。

参数

电源电压

耗电量

总电流

VDD电流PIN

18 PIN

引脚21

LVDS输出配置

LVPECL配置的输出

CMOS配置的输出

28针

LVDS输出配置

LVPECL配置的输出

CMOS配置的输出

逻辑输入引脚

输入特性

逻辑1电压，V

逻辑0电压，V

逻辑1当前，我

逻辑0当前，我

逻辑输出引脚

输出特性

输出电压高，V

输出电压低，V

复位引脚

输入特性

输入高电压，V

输入电压低，V

输入电流高，我

INH

输入电流低，我

INL

最小脉冲宽度低

参考时钟输入特性

CMOS单端输入

输入频率范围

输入高电压

输入低电压

输入阈值电压

输入高电流

输入低电平电流

输入电容

占空比

脉冲宽度低

脉冲宽度高

民

3.135

典型值

3.30

最大

3.465

单位

测试条件/评论

引脚18 ，引脚21和引脚28

测试了两个输出通道的活性最大

输出频率; LVPECL和LVDS输出，使用100 Ω

输出驱动器的两个引脚之间终止

162

185

106

1.02

0.64

对于CMOS输入，静态逻辑1的结果无论从

一个上拉电阻或无连接

经测试为1 mA负载电流

2.7

0.19

1.96

0.3

150

0.85

12.5

经测试与驱动RESET引脚有效信号源

0.008

1.62

1.0

0.04

0.03

200

0.52

兆赫

当交流耦合到输入接收器，用户必须

直流偏置输入到1伏

脉冲宽度和高脉冲宽度低的建立

界的占空比

第0版|第20页3

AD9550

参数

× 2倍频器

民

典型值

最大

125

单位

兆赫

测试条件/评论

为了避免过多的参考杂散，在× 2倍增

需要48 ％至52 ％的占空比;参考时钟输入

频率高于125兆赫需要使用

在分频预分频器5

VCO特性

频带

VCO增益

VCO跟踪范围

PLL锁定时间

3350

±300

4050

兆赫

兆赫/ V

PPM

该引脚选择的频率设置;锁定时间

从RESET引脚的上升沿到上升

锁定销的边缘

适用于A3引脚到引脚A0 = 0001 1100 ，或引脚A3

到引脚A0 = 1111

低带宽设置（ 170赫兹）

13.3 kHz的PFD频率

16 kHz的PFD频率

中等带宽设置（ 20千赫）

1.5625 MHz的PFD频率

高带宽设置（ 75千赫）

2.64 MHz的PFD频率

4.86 MHz的PFD频率

214

176

适用于A3引脚到引脚A0 = 1110和Y5引脚到引脚Y0 =

111111

适用于A3引脚到引脚A0 = 1101至1110年

1.50

0.89

在A3至A0和Y5到Y0引脚具有100 kΩ的上拉电阻。该OM2到OM0引脚具有40 kΩ的上拉电阻。

该

RESET

引脚有一个100 kΩ的上拉电阻。

输出特性

表2中。

参数

LVPECL模式

差分输出电压摆幅

共模输出电压

频带

占空比

上升/下降时间

（20％至80％）

LVDS模式

差分输出电压摆幅

平衡，V

不平衡， ΔV

失调电压

普通模式，V

共模差ΔV

输出短路电流

频带

占空比

上升/下降时间

（20％至80％）

民

690

典型值

800

最大

890

VDD - 1.01

810

305

单位

兆赫

测试条件/评论

输出驱动器的静态（动态性能见

图15）

输出驱动器的静态

高达805 MHz的输出频率

输出驱动器的两个引脚之间的100 Ω终端

输出驱动器的静态（动态性能见

图15）

输出引脚之间的电压摆幅;输出驱动器的静态

正常电压摆幅之间的绝对差值

脚和倒针;输出驱动器的静态

输出驱动器的静态

输出引脚之间的电压差;输出驱动器

STATIC

VDD - VDD 1.66 - 1.34

255

297

398

8.3

1.17

1.35

7.3

810

355

兆赫

285

高达805 MHz的输出频率

输出两个引脚之间的100 Ω终端

司机

第0版|第20页4

AD9550

参数

CMOS模式

输出电压高，V

= 10毫安

= 1毫安

输出电压低，V

= 10毫安

= 1毫安

频带

占空比

上升/下降时间

（20％至80％）

民

典型值

最大

单位

测试条件/评论

输出驱动器的静态

2.8

0.5

0.3

200

745

输出驱动器的静态

兆赫

500

3.3 V CMOS ;输出触发率超过了

最大值是可能的，但具有降低的幅度

（参见图14）

在最大输出频率

3.3 V CMOS ; 10 pF负载

列出的数值是较慢的边缘（上升或下降）。

抖动特性

表3中。

参数

抖动产生

产量

12千赫至20兆赫

LVPECL

民

典型值

最大

单位

测试条件/评论

1.31

1.28

0.89

1.32

1.29

1.24

1.26

ps的均方根

LVDS输出

CMOS输出

50 kHz至80 MHz的

LVPECL

0.44

0.75

0.58

0.45

0.76

0.39

0.44

ps的均方根

LVDS

CMOS

抖动传输带宽

带宽设置

低

中

高

抖动传输峰值

带宽设置

低

中

高

输入= 122.88兆赫，输出= 155.52兆赫

输入= 19.44 MHz时，输出= 245.76兆赫

输入= 25 MHz时，输出= 125 MHz时， A3引脚到引脚A0 = 1110 ，针脚Y5

到引脚Y0 = 111111 （见图3）

输入= 122.88兆赫，输出= 155.52兆赫

输入= 19.44 MHz时，输出= 245.76兆赫

输入= 122.88兆赫，输出= 155.52兆赫

输入= 19.44 MHz时，输出= 245.76兆赫，参见图14对

CMOS切换高于250 MHz的速率

输入= 122.88兆赫，输出= 155.52兆赫

输入= 19.44 MHz时，输出= 245.76兆赫

输入= 25 MHz时，输出= 125 MHz时， A3引脚到引脚A0 = 1110 ，针脚Y5

到引脚Y0 = 111111 （见图3）

输入= 122.88兆赫，输出= 155.52兆赫

输入= 19.44 MHz时，输出= 245.76兆赫

输入= 122.88兆赫，输出= 155.52兆赫

输入= 19.44 MHz时，输出= 245.76兆赫，参见图14对

CMOS切换高于250 MHz的速率

见典型性能特性部分

170

千赫

见典型性能特性部分

1.3

0.08

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