【数据表特点低相位噪声，锁相环（PLL）的片内VCO调谐从1.75 GHz到2.25 GHz的外部VC】,IC型号AD9518-4,AD9518-4 PDF资料,AD9518-4经销商,ic,电子元器件-51电子网

数据表

特点

低相位噪声，锁相环（PLL）的

片内VCO调谐从1.75 GHz到2.25 GHz的

外部VCO / VCXO至2.4 GHz的可选

1路差分或2路单端基准输入

参考监控能力

返回式自动和手动参考

切换/缓缴模式

接受LVPECL ， LVDS或CMOS的参考频率为250 MHz

在路径PFD可编程延迟

数字或模拟锁定检测，可选

3对1.6 GHz的LVPECL输出

每对输出共用一个1至32分频器用粗

相位延迟

添加剂输出抖动： 225 fs的有效值

通道至通道偏移配对的<10 ps的输出

上电时所有输出自动同步

手动输出同步提供

采用48引脚LFCSP封装

6路输出时钟发生器与

集成1.6 GHz的VCO

AD9518-4

功能框图

切换

和监控

REF1

REFIN

REF2

状态

MONITOR

PLL

VCO

CLK

分频器

及的MUX

OUT0

OUT1

OUT2

OUT3

OUT4

OUT5

DIV / Φ

串行控制端口

和

数字逻辑

LVPECL

图1 。

应用

低抖动，低相位噪声时钟分配

10/40/100 Gb /秒的网络线卡，包括SONET ，

同步以太网， OTU2 / 3/4

前向纠错（ G.710 ）

时钟高速ADC ， DAC的， DDS中， DDC的，公爵， MxFEs

高性能无线收发器

ATE和高性能仪器仪表

概述

该

AD9518-4

提供多路输出时钟分配

功能与亚皮秒级抖动性能，以及一个片

片内PLL和VCO 。片内VCO调谐从1.45 GHz到

1.80 GHz的。或者，高达2.4 GHz的外部VCO / VCXO

都可以使用。

该

AD9518-4

强调低抖动和相位噪声

最大化数据转换器的性能，并且它可以有益于其他

应用苛刻的相位噪声和抖动要求。

该

AD9518-4

拥有6 LVPECL输出（三对）。

LVPECL输出工作于1.6 GHz的。

对于需要额外的输出的应用中，晶体

参考输入端，零延迟，或EEPROM，用于自动

在启动配置中，

AD9520

和

AD9522

是可用的。

此外，该

AD9516

和

AD9517

类似于

AD9518

但有输出的不同组合。

每对输出都有分频器，使两者的鸿沟

比和粗调延迟（或相位）进行设置。划分范围

对于LVPECL输出为1 32 。

该

AD9518-4

在一个48引脚LFCSP封装，可以是

从3.3 V单电源供电。外部VCO ，这

需要更大的电压范围内，可以容纳

通过将电荷泵电源（VCP ）至5伏的单独

LVPECL电源可以为2.5 V至3.3 V （标称值）。

该

AD9518-4

是在工业中指定的操作

范围为-40 ° C至+ 85°C 。

AD9518

用于整个数据表指的所有成员

AD9518

家庭。然而，当

AD9518-4

被使用时，它指的是特定

会员单位

AD9518

家庭。

版本B

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www.analog.com

06433-001

AD9518-4

AD9518-4

特点................................................. ............................................. 1

应用................................................. ...................................... 1

概述................................................ ......................... 1

功能框图............................................... ............... 1

修订历史................................................ ............................... 3

规格................................................. .................................... 4

电源要求............................................... 4 ........

PLL特征................................................ ...................... 4

时钟输入................................................ .................................. 6

时钟输出................................................ ............................... 6

时序特性................................................ ................ 6

时钟输出添加剂相位噪声（仅分发;

VCO分频器未使用） ............................................. ................. 7

时钟输出绝对相位噪声（ VCO内部使用） 7 ....

时钟输出绝对时间抖动（时钟发生器

使用内部VCO ） .............................................. ...................... 8

时钟输出绝对时间抖动（时钟清理使用

内置VCO ） .............................. ................................ 8

时钟输出绝对时间抖动（时钟发生器

使用外部VCXO ） .............................................. .................. 8

时钟输出添加剂时抖动（ VCO分频器

未使用） .............................. ........................................ 9

时钟输出添加剂时抖动（ VCO分频器使用） ...... 9

串行控制端口............................................... ...................... 10

PD ， SYNC ，和RESET引脚........................................... .......... 10

LD ，状态和REFMON销........................................... 11

功耗................................................ ....................... 11

时序图................................................ ............................ 12

绝对最大额定值............................................... ........... 13

数据表

热阻................................................ .................... 13

ESD注意事项................................................ ................................ 13

引脚配置和功能描述........................... 14

典型性能特征........................................... 16

术语................................................. ................................... 20

详细框图............................................... ................. 21

工作原理............................................... ....................... 22

操作配置................................................ ...... 22

数字锁定检测（ DLD ） ............................................ ........... 30

时钟分配................................................ ..................... 34

复位方式................................................ ................................ 38

掉电模式.............................................. .................... 38

串行控制端口............................................... .......................... 40

串行控制端口引脚说明....................................... 40

串行控制端口的一般操作............................... 40

指令字（ 16位） ........................................... ..... 41

MSB / LSB优先传输............................................. .............. 41

热性能................................................ .................... 44

控制寄存器................................................ ............................ 45

控制寄存器映射概述.............................................. 45

控制寄存器映射说明......................................... 47

应用信息................................................ .............. 59

频率规划使用AD9518 .................................. 59

利用AD9518输出的ADC时钟应用.... 59

LVPECL时钟分配............................................... ...... 60

外形尺寸................................................ ....................... 61

订购指南................................................ .......................... 61

版本B |页64 2

数据表

修订历史

9月11日 - 修订版。 A到版本B

更改应用程序并概述第1 .......

切换到CPRSET引脚电阻参数，表1 .................... 4

更改表2 .............................................. .............................. 4

输出的变化来测试条件/评论专栏

差分电压（V

）参数，表4 ............................... 5

更改为逻辑1电流和逻辑0电流参数，

表14 ................................................ ............................................. 10

改变测试条件/ LVPECL的评论栏

通道（分频器加输出驱动器）参数，表16 ..... 11

更改表19 .............................................. .......................... 14

更改标题，图11和图16 ............................ 17

补充图26 ，重新编号按顺序............................... 19

切换到PLL外部环路滤波器组............................... 27

更改参考切换和预分频器部分......... 28

更改评论/条件柱，表27 .............. 29

更改为自动/内部保持模式和

频率状态监控部分............................................. 32

更改VCO校准部分........................................... 33

更改时钟分配部分........................................ 34

更改写第.............................................. ................... 40

变化图47 .............................................. .......................... 42

更改表41 .............................................. .......................... 44

更改注册地址量0x01C ，表42 ............................. 45

更改寄存器地址0x017的位[ 1 ： 0]和

注册地址为0x018的位[ 2 ： 0 ] ，表44 ................................. 50

更改注册地址量0x01C位[ 5 ： 1 ] ，表44 ............ 53

更改为第5位，寄存器地址0x191 ，注册

地址0x194和寄存器地址0x197 ，表46 ............... 56

更改LVPECL时钟分配部分....................... 60

更新的外形尺寸和改变

订购指南................................................ ............................... 61

1月10日 - 修订版。 0到版本A

增加了48引脚LFCSP封装（ CP- 48-8 ） ....................通用

更改功能，应用程序，并概述1 .....

更改为CPRSET引脚电阻参数.................................. 4

AD9518-4

更改V

电源参数................................................ 0.11

更改表18 .............................................. .......................... 13

添加裸露焊盘符号图4 ;

更改表19 .............................................. .......................... 14

切换到高频时钟分配-CLK或

外部VCO > 1600 MHz的部分;更改为表21 .......... 22

更改表23 .............................................. .......................... 24

改变配置和寄存器设置部分........... 25

改变相位频率检测器（ PFD ）第................ 26

更改电荷泵（ CP ），片上VCO ， PLL

外部环路滤波器和PLL参考输入部分......... 27

切换到图31 ;补充图32 ......................................... 27

更改参考切换和预分频器部分......... 28

和改变A，B计数器部分和表27 .................. 29

更改为缓缴部分.............................................. ............ 31

更改VCO校准部分........................................... 33

更改时钟分配部分........................................ 34

更改表32 ;改变信道频率

司（ 0 ，1和2）第........................................ ................ 35

更改写第.............................................. .................. 40

变化图46 .............................................. .......................... 42

添加了热性能部分;添加表41 ............ 44

更改0x003寄存器地址............................................. 0.45

更改表43 .............................................. .......................... 47

更改表44 .............................................. .......................... 48

更改表45 .............................................. .......................... 55

更改表46 .............................................. .......................... 57

更改表47 .............................................. .......................... 58

更改表48 .............................................. .......................... 59

增加了频率规划使用AD9518科............ 60

更改LVDS时钟分配部分............................ 61

变化图52和图54 ;增加了图53 .............. 61

添加裸露焊盘的符号来外形尺寸;

更改订购指南.............................................. ............. 62

9月7日 - 修订版0 ：初始版

版本B |第64 3

AD9518-4

特定网络阳离子

数据表

典型值给出了V

= V

S_LVPECL

= 3.3 V ± 5%; V

≤ V

= 5.25 V ;牛逼

= 25 ;

SET

= 4.12 kΩ的; CP

RSET

= 5.1千欧，除非另有说明。

的最大值和最小值，给出了整个V

和T

（ -40 ° C至+ 85°C ）的变化。

电源要求

表1中。

参数

S_LVPECL

RSET引脚电阻

CPRSET引脚电阻

民

3.135

2.375

2.7

典型值

3.3

最大

3.465

5.25

单位

kΩ

测试条件/评论

3.3 V ± 5%

标称2.5 V至3.3 V± 5 ％

标称3.3 V至5.0 V± 5 ％

设置内部偏置电流;连接到接地

设置内部CP电流范围，名义上4.8毫安（ CP_lsb = 600 μA） ;

实际的电流可以通过CP_lsb = 3.06 / CPRSET计算;

连接到接地

旁路内部LDO稳压器;必要LDO的稳定性;

连接到接地

4.12

5.1

旁路引脚电容

220

PLL特性

表2中。

参数

VCO （ ON- CHIP）

频带

VCO增益（K

VCO

)

调谐电压（V

)

频推（开环）

相位噪声在100 kHz偏置

在1 MHz的相位噪声抵消

参考输入

差模（ REFIN ， REFIN ）

输入频率

输入灵敏度

250

民

1450

0.5

109

128

0.5

典型值

最大

1800

单位

兆赫

兆赫/ V

dBc的/赫兹

测试条件/评论

SEE

图11

SEE

图6

≤ V

使用内部VCO时;在此范围之外，则CP

杂散可能会增加由于CP的向上/向下的不匹配

F = 1625 MHz的

差模（可容纳单端输入

通过交流接地无驱动输入）

低于约1兆赫的频率应该是直流耦合;

小心匹配V

（自偏压）

PLL品质因数（ FOM ）的随压摆率提高

（参见图10） ;

输入灵敏度是足够的交流耦合

250

兆赫

mV的P-P

LVPECL和LVDS信号

自偏压， REFIN

输入电阻， REFIN

双通道单端模式（ REF1 ， REF2 ）

输入频率（交流耦合）

输入频率（直流耦合）

输入灵敏度（交流耦合）

输入逻辑高

输入逻辑低电平

输入电流

脉冲宽度高/低

输入电容

相位/频率检测器（ PFD ）

PFD输入频率

反冲脉冲宽度

1.3

2.9

6.0

1.35

1.30

4.0

4.4

0.8

2.0

100

1.8

100

0.8

+100

1.60

1.50

4.8

5.3

1.75

1.60

5.9

6.4

250

kΩ

兆赫

V P-P

μA

兆赫

REFIN的自偏压

自偏置

两个单端CMOS兼容输入

压摆率> 50 V / μs的

压摆率> 50 V / μs的; CMOS电平

不应超过V

p-p

此值确定的允许输入的占空比，并且是

的时间，一个方波高/低

每个引脚， REFIN / REFIN （ REF1 / REF2 ）

反冲脉冲宽度= 1.3纳秒， 2.9纳秒

反冲脉冲宽度= 6.0纳秒

寄存器0x017 [1：0 ]条件= 01b

寄存器0x017 [1：0 ] = 00B ;寄存器0x017 [1：0 ] = 11b时

寄存器0x017 [1：0 ] = 10b的

版本B |第64 4

数据表

参数

电荷泵（ CP ）

吸入/源

高价值

低价值

绝对精度

RSET

范围

高阻抗模式泄漏

下沉和源电流匹配

与CP

与温度的关系

预分频器（ N部分频器）

预分频器输入频率

P = 1 FD

P = 2 FD

P = 3 FD

P = 2的DM （2/3）

P = 4的DM （4/5）

P = 8 DM （ 8/9 ）

P = 16 DM （ 16/17 ）

P = 32 DM （ 32/33 ）

预分频器输出频率

PLL分频延误

000

001

010

011

100

101

110

111

噪声特性

在带内相位噪声的电荷

泵/相位频率检测器

（ In-Band这是在PLL的LBW）

频率为500 kHz PFD频率

在1 MHz PFD频率

在10 MHz PFD频率

在50 MHz的PFD频率

PLL品质因数（ FOM ）

民

典型值

最大

单位

AD9518-4

测试条件/评论

是CP引脚电压; V

是电荷泵电源电压

可编程

与CP

RSET

= 5.1 kΩ

= V

/2 V

4.8

0.60

2.5

2.7/10

1.5

kΩ

0.5 < CP

＆ LT ; V

0.5 V

0.5 < CP

＆ LT ; V

0.5 V

= V

/2 V

见

VCXO / VCO反馈分频器N-P ， A，B ，R

部分

300

600

900

200

1000

2400

3000

300

兆赫

A， B计数器输入频率（预分频器

输入频率除以P ）

注册0x019 ： R，位[5 ： 3 ] ; N，位[2： 0]（见

表44

)

关闭

330

440

550

660

770

880

990

锁相环的带内相位噪声基底估计通过测量

在VCO的输出端的带内相位噪声和

减去20的日志（N）（N为N分频器的值）

165

162

151

143

220

dBc的/赫兹

PLL数字锁定检测窗口

需要锁（边重合）

低量程（ ABP 1.3纳秒， 2.9纳秒）

高量程（ ABP 1.3纳秒， 2.9纳秒）

高量程（ ABP 6.0纳秒）

解锁锁定后（滞后）

低量程（ ABP 1.3纳秒， 2.9纳秒）

高量程（ ABP 1.3纳秒， 2.9纳秒）

高量程（ ABP 6.0纳秒）

3.5

7.5

3.5

参考转换速率> 0.25 V / ns的; FOM + 10日志（F

PFD

）为一个

在PFD / CP的带内相位噪声的近似（在平坦

区域）的PLL环路带宽内;闭环运行时

环路，相位噪声，因为在VCO输出观测，增加

20日志（N）的

信号可在LD ，状态和REFMON销

当通过相应的寄存器设置选择

通过寄存器0x017 [1： 0]和注册量0x018 [ 4 ]

寄存器0x017 [1：0 ] = 00b，那么的01b ， 11b中;注册量0x018 [4] = 1b中

寄存器0x017 [1：0 ] = 00b，那么的01b ， 11b中;注册量0x018 [4] = 0B

寄存器0x017 [1：0 ] = 10b中;注册量0x018 [4] = 0B

寄存器0x017 [1：0 ] = 00b，那么的01b ， 11b中;注册量0x018 [4] = 1b中

寄存器0x017 [1：0 ] = 00b，那么的01b ， 11b中;注册量0x018 [4] = 0B

寄存器0x017 [1：0 ] = 10b中;注册量0x018 [4] = 0B

REFIN REFIN和自偏置点略微偏移，以避免在一个开放的输入条件喋喋不休。

用于数字锁的可靠操作检测， PFD频率的周期必须大于向解锁后的锁定时间。

版本B |第64个5