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位置:首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第5页 > AD9516-3BCPZ-REEL7
14路输出时钟发生器,带有
集成2.0 GHz的VCO
AD9516-3
特点
低相位噪声,锁相环
片内VCO调谐从1.75 GHz到2.25 GHz的
外部VCO / VCXO至2.4 GHz的可选
1路差分或2路单端基准输入
参考监控能力
自动和手动参考切换/缓缴模式
从缓缴自动恢复
接受提及频率为250 MHz
在路径PFD可编程延迟
数字或模拟锁定检测,可选
3对1.6 GHz的LVPECL输出
每对股份1至32分频器粗相位延迟
添加剂输出抖动225 F
S
RMS
通道至通道偏移成对输出<10 PS
2双800MHz的LVDS时钟输出
每对共用两个级联的1至32分频器粗
相位延迟
添加剂输出抖动275 F
S
RMS
精延时每个LVDS输出调节( ΔT)
八250MHz的CMOS输出(每路LVDS输出)
上电时所有输出自动同步
输出根据需要手动同步
串行控制端口
64引脚LFCSP封装
功能框图
CP
LF
切换
和监控
REF1
REFIN
REF2
状态
MONITOR
PLL
VCO
CLK
分频器
及的MUX
OUT0
OUT1
OUT2
OUT3
OUT4
OUT5
OUT6
OUT7
OUT8
OUT9
DIV / Φ
DIV / Φ
DIV / Φ
DIV / Φ
DIV / Φ
DIV / Φ
DIV / Φ
ΔT
ΔT
ΔT
ΔT
LVPECL
LVPECL
LVPECL
LVDS / CMOS
LVDS / CMOS
图1 。
应用
低抖动,低相位噪声时钟分配
时钟高速ADC , DAC的, DDS中, DDC的,公爵, MxFEs
高性能无线收发器
高性能仪器仪表
宽带基础设施
该AD9516-3具有六个LVPECL输出(三对) ;
4路LVDS输出(两对) ;和八个CMOS输出
(每个LVDS输出) 。 LVPECL输出工作于1.6 GHz的,
LVDS输出工作于800 MHz和CMOS输出
工作频率为250 MHz 。
每对输出都有分频器,使两者的鸿沟
比和粗调延迟(或相位)进行设置。划分范围
对于LVPECL输出为1至32。 LVDS / CMOS输出
允许的范围内分割最多1024 。
该AD9516-3可在一个64引脚LFCSP封装,可以
从3.3 V单电源供电。外部VCO ,这
需要更大的电压范围内,可以容纳
通过将电荷泵电源( VCP)至5.5 V的
独立的LVPECL电源可以为2.375 V至3.6 V.
该AD9516-3是超过标准规定工作
工业温度范围为-40° C至+ 85°C 。
1
概述
该AD9516-3
1
提供多路输出时钟分配
功能与亚皮秒级抖动性能,以及一个片
片内PLL和VCO 。片内VCO调谐从1.75 GHz到
2.25 GHz的。或者,高达2.4 GHz的外部VCO / VCXO
可被使用。
该AD9516-3强调低抖动和相位噪声
最大化数据转换器的性能,并且它可以有益于其他
应用苛刻的相位噪声和抖动要求。
AD9516通篇使用来指AD9516的所有成员
家庭。然而,当AD9516-3时,它是指该特定
在AD9516家庭成员。
第0版
信息ADI公司提供的被认为是准确和可靠。然而,没有
责任承担ADI公司供其使用,也为专利或其他任何侵权行为
第三方可能导致其使用的权利。规格如有变更,恕不另行通知。没有
获发牌照以暗示或其他方式ADI公司的任何专利或专利权。
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2007 ADI公司保留所有权利。
06422-001
串行控制端口
数字逻辑
AD9516-3
AD9516-3
目录
特点................................................. ............................................. 1
应用................................................. ...................................... 1
概述................................................ ......................... 1
功能框图............................................... ............... 1
修订历史................................................ ............................... 3
规格................................................. .................................... 4
电源要求............................................... 4 ........
PLL特征................................................ ...................... 4
时钟输入................................................ .................................. 6
时钟输出................................................ ............................... 6
时序特性................................................ ................ 7
时钟输出添加剂相位噪声(仅分发; VCO
分频器未使用) .............................................. .......................... 8
时钟输出绝对相位噪声( VCO内部使用) .... 9
时钟输出绝对时间抖动(时钟发生器使用
内置VCO ) .............................. .............................. 10
时钟输出绝对时间抖动(时钟清理使用
内置VCO ) .............................. .............................. 10
时钟输出绝对时间抖动(时钟发生器使用
外置VCXO ) .............................. .......................... 10
时钟输出添加剂时抖动( VCO分频器未使用) .... 11
时钟输出添加剂时抖动( VCO分频器使用) ..... 11
延迟块加时间抖动............................................. 12
串行控制端口............................................... ...................... 12
PD , SYNC ,和RESET引脚........................................... .......... 13
LD ,地位, REFMON销............................................ ........ 13
功耗................................................ ....................... 14
时序图................................................ ............................ 15
绝对最大额定值............................................... ........... 16
热阻................................................ .................... 16
ESD注意事项................................................ ................................ 16
引脚配置和功能描述........................... 17
典型性能特征........................................... 19
术语................................................. ................................... 25
详细框图............................................... ................. 26
工作原理............................................... ....................... 27
操作配置................................................ ...... 27
高频时钟分配-CLK或外部
VCO >1600兆赫............................................... .................... 27
内置VCO和时钟分配................................. 29
时钟分配或外部VCO <1600兆赫............. 31
第0版|第84 2
锁相环(PLL) ........................................... ......... 33
配置PLL的.............................................. ........ 33
相位频率检测器( PFD ) ........................................ 33
电荷泵( CP ) ............................................. .................... 34
片内VCO .............................................. .......................... 34
外部PLL环路滤波器.............................................. ......... 34
PLL参考输入............................................... .............. 34
参考切换................................................ ............. 35
参考分频器 ............................................... ................ 35
VCXO / VCO反馈分频器N: P,A , B,R ..................... 35
数字锁定检测( DLD ) ............................................ ........... 37
模拟锁定检测( ALD ) ............................................ ....... 37
电流源数字锁定检测( DLD ) ....................... 37
外置VCXO / VCO时钟输入( CLK / CLK ) ................ 37
缓缴................................................. ................................. 38
手动保持模式............................................... ......... 38
自动/内部保持模式.................................... 38
频率状态监控............................................... .... 39
VCO校准................................................ .................... 40
时钟分配................................................ ..................... 41
内部VCO或外部CLK为时钟源............... 41
CLK和VCO直接到LVPECL输出........................... 41
时钟分频............................................... ...... 42
VCO分频器................................................ ........................... 42
通道分频器, LVPECL输出................................. 42
通道分频器- LVDS / CMOS输出........................ 44
同步输出同步功能................... 47
时钟输出................................................ ......................... 49
LVPECL输出: OUT0至OUT5 ..................................... 49
LVDS / CMOS输出: OUT6到OUT9 ............................. 50
复位方式................................................ ................................ 50
上电复位,启动条件当V
S
Is
应用................................................. ................................... 50
通过RESET引脚............................. 50异步复位
通过0x00<5>软复位.............................................. ............ 50
掉电模式.............................................. .................... 50
芯片掉电通过PD ............................................ ........ 50
PLL掉电.............................................. ..................... 51
分布掉电.............................................. ...... 51
单个时钟输出掉电............................... 51
AD9516-3
各个电路模块掉电................................ 51
串行控制端口............................................... ........................... 52
串行控制端口引脚说明........................................ 52
串行控制端口的一般操作............................... 52
通信周期指令加数据.................. 52
写................................................. ........................................ 52
阅读................................................. ......................................... 53
指令字( 16位) ........................................... ...... 53
MSB / LSB优先传输............................................. ............... 53
注册地图概述............................................... ................... 56
寄存器映射说明............................................... .............. 60
应用说明................................................ ............................ 79
利用AD9516输出的ADC时钟应用.... 79
LVPECL时钟分配............................................... ....... 79
LVDS时钟分配............................................... ............ 79
CMOS时钟分配............................................... .......... 80
外形尺寸................................................ ........................ 81
订购指南................................................ ........................... 81
修订历史
6月7日 - 修订版0 :初始版
第0版|第84 3
AD9516-3
特定网络阳离子
典型(典型值) ,给出了V
S
= V
S_LVPECL
= 3.3 V ± 5%; V
S
≤ V
CP
= 5.25 V ;牛逼
A
= 25°C ; RSET = 4.12 kΩ的; CPRSET = 5.1 kΩ的,
除非另有说明。最小值(分钟)和最高(最大)值给出了整个V
S
和T
A
( -40 ° C至+ 85°C )的变化。
电源要求
表1中。
参数
V
S
V
S_LVPECL
V
CP
RSET引脚电阻
CPRSET引脚电阻
旁路引脚电容
3.135
2.375
V
S
典型值
3.3
最大
3.465
V
S
5.25
单位
V
V
V
nF
测试条件/评论
这是3.3 V± 5 %
这名义上是2.5 V至3.3 V± 5 %
这名义上是3.3 V至5.0 V± 5 %
设置内部偏置电流;连接到接地
设置内部CP电流范围,名义上4.8毫安( CP_lsb = 600 μA) ;
实际的电流可以由下式计算: CP_lsb = 3.06 / CPRSET ;连接到接地
旁路内部LDO稳压器;必要LDO的稳定性;连接到接地
4.12
5.1
220
PLL特性
表2中。
参数
VCO ( ON- CHIP)
频带
VCO增益(K
VCO
)
调谐电压(V
T
)
1750
50
0.5
V
CP
0.5
典型值
最大
2250
单位
兆赫
兆赫/ V
V
测试条件/评论
参见图15
见图10
V
CP
≤ V
S
使用内部VCO时;此外
范围中,CP杂散可能会增加由于CP上/
下来不匹配
F = 2000 MHz的
F = 2000 MHz的
差模(可容纳单
通过交流接地无驱动的输入端输入)
低于约1兆赫的频率应该是
直流耦合;小心匹配V
CM
(自偏压)
优点PLL数字与增加而增加
压摆率;参见图14
REFIN的自偏压
1
REFIN的自偏压
1
自偏置
1
自偏置
1
两个单端CMOS兼容输入
压摆率> 50 V / μs的
压摆率> 50 V / μs的; CMOS电平
不应超过V
S
p-p
频推(开环)
相位噪声@ 100 kHz偏置
相位噪声@ 1 MHz偏移
参考输入
差模( REFIN , REFIN )
输入频率
输入灵敏度
自偏压, REFIN
自偏压, REFIN
输入电阻, REFIN
输入电阻, REFIN
双通道单端模式( REF1 , REF2 )
输入频率(交流耦合)
输入频率(直流耦合)
输入灵敏度(交流耦合)
输入逻辑高
输入逻辑低电平
输入电流
输入电容
1.35
1.30
4.0
4.4
20
0
0
1
108
126
兆赫/ V
dBc的/赫兹
dBc的/赫兹
250
250
1.60
1.50
4.8
5.3
1.75
1.60
5.9
6.4
250
250
0.8
兆赫
mV的P-P
V
V
兆赫
兆赫
V P-P
V
V
μA
pF
2.0
100
2
0.8
+100
每个引脚, REFIN / REFIN ( REF1 / REF2 )
第0版|第84 4
AD9516-3
参数
相位/频率检测器( PFD )
PFD输入频率
反冲脉冲宽度
典型值
最大
100
45
1.3
2.9
6.0
单位
兆赫
兆赫
ns
ns
ns
测试条件/评论
反冲脉冲宽度= 1.3纳秒, 2.9纳秒
反冲脉冲宽度= 6.0纳秒
0x17<1 : 0> = 01B
0x17<1 : 0> = 00B ; 0x17<1 : 0> = 11B
0x17<1 : 0> = 10B
可编程
随着CPRSET = 5.1千欧
V
CP
= VCP / 2
电荷泵( CP )
I
CP
吸入/源
高价值
低价值
绝对精度
CPRSET范围
I
CP
高阻抗模式泄漏
下沉和源电流匹配
I
CP
与V
CP
I
CP
与温度的关系
预分频器( N部分频器)
预分频器输入频率
P = 1 FD
P = 2 FD
P = 3 FD
P = 2的DM (2/3)
P = 4的DM (4/5)
P = 8 DM ( 8/9 )
P = 16 DM ( 16/17 )
P = 32 DM ( 32/33 )
预分频器输出频率
PLL分频延误
000
001
010
011
100
101
110
111
噪声特性
在带内相位噪声的电荷
泵/相位频率检测器
(带内力所能及的范围内的LBW
PLL的)
@ 500kHz的PFD频率
@ 1 MHz的PFD频率
@ 10 MHz的PFD频率
@ 50 MHz的PFD频率
PLL品质因数( FOM )
4.8
0.60
2.5
2.7/10
1
2
1.5
2
mA
mA
%
nA
%
%
%
0.5 & LT ; V
CP
< VCP - 0.5 V
0.5 & LT ; V
CP
< VCP - 0.5 V
V
CP
= VCP / 2 V
300
600
900
600
1000
2400
3000
3000
300
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
A, B计数器输入频率(预分频器
输入频率除以P )
寄存器0x19符号: R<5 : 3> , N<2 : 0> ;请参阅表52
关闭
330
440
550
660
770
880
990
ps
ps
ps
ps
ps
ps
ps
ps
锁相环的带内相位噪声基底估计
通过测量带内相位噪声的
VCO的输出,并减去20日志(N )
(其中
N
是N分频器的值)
165
162
151
143
220
dBc的/赫兹
dBc的/赫兹
dBc的/赫兹
dBc的/赫兹
dBc的/赫兹
参考转换速率> 0.25 V / ns的。 FOM +10日志(F
PFD
)
是在PFD / CP的频带内的近似
相位噪声(在平坦的区域)内的锁相环
环路带宽;运行闭环时,
相位噪声,因为在VCO输出观察,
提高20日志(N)的
第0版|第84 5
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    联系人:连
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