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位置:首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第1725页 > AD9511BCPZ-REEL
1.2 GHz的时钟分配IC , PLL内核,
分频器,延迟调整,五路输出
AD9511
特点
低相位噪声的锁相环芯
参考输入频率为250 MHz的
可编程双模前置分频器
可编程电荷泵(CP)的电流
独立的CP电源(VCP
S
)扩展调谐范围
两个1.6 GHz的差分时钟输入
5个可编程分频器, 1到32 ,所有整数
相选择输出到输出延迟粗调
3个独立的1.2 GHz的LVPECL输出
添加剂输出抖动225 fs的有效值
2个独立的800兆赫/ 250MHz的LVDS / CMOS时钟输出
添加剂输出抖动275 fs的有效值
1 LVDS精细延迟调整/ CMOS输出
串行控制端口
采用节省空间的48引脚LFCSP封装
功能框图
VS
GND
RSET
CPRSET VCP
PLL
REF
分配
REF
REFIN
REFINB
N分频器
功能
SYNCB ,
RESETB
PDB
R分频器
AD9511
频率
探测器
收费
CP
PLL
设置
状态
CLK2
CLK1
CLK1B
可编程
分频器和
相位调整
/1, /2, /3... /31, /32
LVPECL
/1, /2, /3... /31, /32
LVPECL
/1, /2, /3... /31, /32
SCLK
SDIO
SDO
CSB
/1, /2, /3... /31, /32
串行
控制
PORT
/1, /2, /3... /31, /32
LVDS / CMOS
LVDS / CMOS
CLK2B
LVPECL
OUT0
OUT0B
OUT1
OUT1B
OUT2
OUT2B
OUT3
OUT3B
应用
低抖动,低相位噪声时钟分配
时钟高速ADC , DAC的, DDS中, DDC的,公爵, MxFEs
高性能无线收发器
高性能仪器仪表
宽带基础设施
Δ
T
延迟
调整
OUT4
OUT4B
05286-001
图1 。
概述
该AD9511提供多路输出时钟分配
随着片上PLL核心功能。设计
强调低抖动和相位噪声最大化数据
转换器的性能。与其他要求苛刻的应用
相位噪声和抖动要求也受益于本部分。
PLL部分由一个可编程参考除法器
(R) - ;一个低噪声的相位频率检测器(PFD ) ;精密
电荷泵( CP ) ;和可编程反馈分频器(N ) 。
通过连接一个外部VCXO或压控振荡器的CLK2 / CLK2B
销,频率高达1.6GHz的可被同步到
输入参考。
有五个独立的时钟输出。三输出
LVPECL ( 1.2千兆赫) ,以及两个可配置为LVDS
( 800 MHz)或CMOS( 250 MHz)的水平。
每个输出都具有可编程分频器,可以绕过
或设置由任何整数最多划分为32个时钟的相
相对输出到另一个时钟输出可以借助于改变
的一个分频器相位选择功能在作为粗定时
调整。其中一个LVDS / CMOS输出有
满刻度的可编程延迟元件范围高达10纳秒
的延迟。这种微调延时功能具有5位分辨率,给
从32个可能的延迟选择每满量程
设置。
该AD9511非常适合数据转换器时钟
应用中最大的变频器性能
通过编码信号与亚皮秒抖动来实现。
该AD9511是采用48引脚LFCSP封装,可以
从3.3 V单电源供电。外部VCO ,这
需要更大的电压范围内,可通过收纳
连接电荷泵电源(VCP )至5.5伏。
温度范围为-40 ° C至+ 85°C 。
REV 。一
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AD9511
目录
规格................................................. .................................... 4
PLL特征................................................ ...................... 4
时钟输入................................................ .................................. 5
时钟输出................................................ ............................... 6
时序特性................................................ ................ 7
时钟输出相位噪声.............................................. ............ 9
时钟输出添加剂时抖动........................................... 12
PLL和分布相位噪声和杂散................... 14
串行控制端口............................................... ...................... 15
功能引脚................................................ ......................... 15
STATUS引脚................................................ ................................ 16
电源................................................. ........................................... 16
时序图................................................ ............................ 17
绝对最大额定值............................................... ........... 18
热特性................................................ ............ 18
ESD注意事项................................................ ................................ 18
引脚配置和功能描述........................... 19
术语................................................. ................................... 21
典型性能特征........................................... 22
操作的典型模式.............................................. ............ 26
PLL与外部VCXO / VCO随后时钟
分配................................................. ................................ 26
时钟分配只有............................................... ............. 26
PLL与外部VCO和带通滤波器,以及
时钟分配................................................ ...................... 27
功能说明................................................ .................. 29
总体................................................. ......................................... 29
PLL部分................................................ ................................. 29
PLL参考输入, REFIN ............................................. 29
VCO / VCXO时钟输入, CLK2 ........................................ 29
PLL参考分频器-R ............................................. ....... 29
VCO / VCXO反馈分频器-N ( P,A , B) ..................... 29
A和B计数器.............................................. ..................... 30
确定值P,A ,B和R ................................ 30
相位频率检测器( PFD)和电荷泵....... 31
反冲脉冲................................................ ................. 31
STATUS引脚................................................ ............................ 31
PLL数字锁定检测.............................................. .......... 31
模拟PLL锁定检测.............................................. ......... 32
参考丧失............................................... ..................... 32
功能引脚................................................ ......................... 32
RESETB : 58h<6 : 5> = 00B (默认) ..................................... 32
SYNCB : 58h<6 : 5> = 01B ........................................... ............ 32
PDB : 58h<6 : 5> = 11B ........................................... ................. 33
分发科................................................ ................... 33
CLK1和CLK2时钟输入............................................. ..... 33
分频器................................................. ....................................... 33
设置分频比.............................................. .......... 33
设置占空比.............................................. ............. 33
分频器相位偏移............................................... ............... 37
延迟块................................................ ................................. 38
计算延迟............................................... ............. 38
输出................................................. ....................................... 38
掉电模式.............................................. .................... 39
芯片掉电或休眠模式, PDB ........................... 39
PLL掉电.............................................. ..................... 39
分布掉电.............................................. ...... 39
单个时钟输出掉电............................... 39
各个电路模块掉电................................ 39
复位方式................................................ ................................ 40
上电复位,启动条件时, VS
应用................................................ ................................. 40
通过功能引脚................... 40异步复位
软复位通过串行端口............................................ ..... 40
版本A |第60页2
AD9511
单芯片同步.............................................. ....... 40
SYNCB ,硬件同步.............................................. ...... 40
软SYNC寄存器58h<2> ............................................. ..40
多芯片同步................................................ ........ 40
串行控制端口............................................... ........................... 41
串行控制端口引脚说明........................................ 41
串行控制端口的一般操作............................... 41
制定一个通信周期CSB ....................... 41
通信周期指令加数据.................. 41
写................................................. ........................................ 41
阅读................................................. ......................................... 42
指令字( 16位) ........................................... ...... 42
MSB / LSB优先传输............................................. ............... 42
寄存器映射和说明.............................................. ......... 45
汇总表................................................ ............................ 45
注册地图............................................... ........... 47
电源................................................ ................................... 54
电源管理................................................ .................... 54
应用................................................. .................................... 55
利用AD9511输出的ADC时钟应用.... 55
CMOS时钟分配............................................... .......... 55
LVPECL时钟分配............................................... ....... 56
LVDS时钟分配............................................... ............ 56
电源和接地注意事项和电源
Rejection.......................................................................................56
外形尺寸................................................ ........................ 57
订购指南................................................ ........................... 57
修订历史
6月5日 - 修订版。 0到版本A
更改功能............................................... ........................... 1
更改概述.............................................. 1 .......
变为表1和表2 ........................................... ............ 5
更改表4 .............................................. .............................. 7
更改表5 .............................................. .............................. 9
更改表6 .............................................. ............................ 14
变为表8和表9 ........................................... .......... 15
更改表11 .............................................. .......................... 16
更改表13 .............................................. .......................... 20
变化图19图23 ........................................... ..... 24
变化图30和图31 ........................................... ..26
图32 ..............................................变化........................ 27
图33 ..............................................变化........................ 28
更改VCO / VCXO时钟输入, CLK2第.............. 29
更改PLL参考分频器-P组........................... 29
更改为A和B计数器科......................................... 30
更改PLL数字锁定检测科.............................. 31
更改模拟PLL锁定检测科.............................. 32
更改参考章节.......................................... 32的损失
更改功能引脚部分........................................... 32
更改RESETB : 58h<6 : 5> = 00B (默认)第........... 32
更改SYNCB : 58h<6 : 5> = 01B条.............................. 32
更改CLK1和CLK2时钟输入第.................... 33
更改分频器相位偏移第.................................... 37
更改单个时钟输出掉电科..... 39
更改各个电路模块掉电第39 ......
通过串行端口部分....................... 40更改为软复位
切换到多芯片同步部分.......................... 40
更改串行控制端口部分....................................... 41
更改串行控制端口引脚说明部分......... 41
更改串行一般操作
控制端口部分............................................... ........................ 41
增加了制定一个通信周期CSB第41 ....
新增通信周期指令加
数据部分................................................ ..................................... 41
更改写第.............................................. ................. 41
更改阅读第.............................................. .................. 42
更改指令字(16位)第.......................... 42
更改表20 .............................................. .......................... 42
更改MSB / LSB优先传输部分.............................. 42
加入图52 ;重新编号,按顺序............................... 44
更改表23 .............................................. .......................... 45
更改表24 .............................................. .......................... 47
更改电源.............................................. ................. 54
4月5日 - 修订版0 :初始版
版本A |第60页3
AD9511
特定网络阳离子
典型(典型值) ,给出了V
S
= 3.3 V ± 5%; V
S
≤ VCP
S
= 5.5 V ,T
A
= 25 ° C,R
SET
= 4.12千欧, CPR
SET
= 5.1千欧,除非另有说明。
最小值(分钟)和最高(最大)值给出了整个V
S
和T
A
( -40 ° C至+ 85°C )的变化。
PLL特性
表1中。
参数
基准输入( REFIN )
输入频率
输入灵敏度
自偏压, REFIN
自偏压, REFINB
输入电阻, REFIN
输入电阻, REFINB
输入电容
相位/频率检测器( PFD )
PFD输入频率
PFD输入频率
PFD输入频率
反冲脉冲宽度
反冲脉冲宽度
反冲脉冲宽度
电荷泵( CP )
I
CP
吸入/源
高价值
低价值
绝对精度
CPR
SET
范围
I
CP
三态泄漏
下沉和源电流匹配
I
CP
与V
CP
I
CP
与温度的关系
射频特性( CLK2 )
2
输入频率
0
1.45
1.40
4.0
4.5
150
1.60
1.50
4.9
5.4
2
典型值
最大
250
1.75
1.60
5.8
6.3
单位
兆赫
mV的P-P
V
V
pF
兆赫
兆赫
兆赫
ns
ns
ns
测试条件/评论
REFIN的自偏压
1
.
REFINB的自偏压
1
.
自偏置
1
.
自偏置
1
.
100
100
45
1.3
2.9
6.0
反冲脉冲宽度0Dh<1 : 0> = 00B 。
反冲脉冲宽度0Dh<1 : 0> = 01B 。
反冲脉冲宽度0Dh<1 : 0> = 10B 。
0Dh<1 : 0> = 00B 。 (这是默认设置)。
0Dh<1 : 0>条件= 01b 。
0Dh<1 : 0> = 10B 。
可编程的。
随着CPR
SET
= 5.1 kΩ.
V
CP
≤ VCP
S
/2.
4.8
0.60
2.5
2.7/10
1
2
1.5
2
1.6
mA
mA
%
nA
%
%
%
GHz的
0.5 & LT ; V
CP
< VCP
S
0.5 V.
0.5 & LT ; V
CP
< VCP
S
0.5 V.
V
CP
≤ VCP
S
/2 V.
频率> 1200兆赫( LVPECL )或
800兆赫( LVDS )要求最低
分频2(参照分发科) 。
自偏置;实现交流耦合。
200 mV的P-P信号应用。
CLK2交流耦合; CLK2B电容
旁路到RF地。
自偏置。
区别在PFD 。
看到VCO / VCXO反馈分频器-N ( P,A , B)
部分。
输入灵敏度
输入共模电压,V
CM
输入共模范围,V
CMR
输入灵敏度,单端
输入阻抗
输入电容
CLK2 VS. REFIN DELAY
预分频器( N部分频器)
预分频器输入频率
P = 2的DM (2/3)
P = 4的DM (4/5)
P = 8 DM ( 8/9 )
P = 16 DM ( 16/17 )
P = 32 DM ( 32/33 )
CLK2输入频率的PLL
1.5
1.3
150
1.6
150
1.7
1.8
mV的P-P
V
V
mV的P-P
pF
ps
4.0
4.8
2
500
5.6
600
1000
1600
1600
1600
300
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
A, B计数器的输入频率。
版本A |第60页4
AD9511
参数
噪声特性
带电荷泵的噪声/
相位频率检测器(带内
力所能及的范围内PLL的LBW )
典型值
最大
单位
测试条件/评论
合成器的相位噪声地板
通过测量带内估计
在VCO的输出的相位噪声和
减去20logN (其中
N
N分频器值) 。
172
156
149
142
218 +
10 ×日志(F
PFD
)
dBc的/赫兹
dBc的/赫兹
dBc的/赫兹
dBc的/赫兹
dBc的/赫兹
@ 50 kHz的PFD频率
@ 2 MHz的PFD频率
@ 10 MHz的PFD频率
@ 50 MHz的PFD频率
优异的PLL图
PLL数字锁定检测窗口
4
需要锁定
(边重合)
低量程( ABP 1.3纳秒, 2.9纳秒专用)
高量程( ABP 1.3纳秒, 2.9纳秒)
高量程( ABP 6 NS )
解锁锁定后(滞后)
4
低量程( ABP 1.3纳秒, 2.9纳秒专用)
高量程( ABP 1.3纳秒, 2.9纳秒)
高量程( ABP 6 NS )
1
2
在PFD / CP相位噪声的逼近
地板(在平坦区域) PLL环路内
带宽。当运行闭环本
相位噪声是由20 ×日志获得了(N )
3
.
信号可在STATUS引脚
2> :当08h<5选择。
通过注册ODH选中。
<5> = 1B 。
<5> = 0B 。
<5> = 0B 。
通过注册0DH选中。
<5> = 1B 。
<5> = 0B 。
<5> = 0B 。
3.5
7.5
3.5
7
15
11
ns
ns
ns
ns
ns
ns
REFIN和REFINB自偏置点略微偏移,以避免在一个开放的输入条件喋喋不休。
CLK2电相同CLK1 ;分配唯一的输入可以用作差分或单端输入(见时钟输入部分)。
3
例如: -218 + 10 ×日志(F
PFD
)+ 20×日志(N)应得到的值的带内噪声的VCO输出。
4
用于数字锁的可靠操作检测, PFD频率的周期必须大于向解锁后的锁定时间。
时钟输入
表2中。
参数
时钟输入( CLK1 , CLK2 )
1
输入频率
输入灵敏度
输入电平
输入共模电压,V
CM
输入共模范围,V
CMR
输入灵敏度,单端
输入阻抗
输入电容
1
2
0
典型值
最大
1.6
单位
GHz的
mV的P-P
V P-P
V
V
mV的P-P
pF
测试条件/评论
150
2
2
3
1.5
1.3
4.0
1.6
150
4.8
2
1.7
1.8
5.6
抖动性能可与更高的转换可以提高
率(大于摆动) 。
较大的摆动开启的保护二极管和罐
降低抖动性能。
自偏置;实现交流耦合。
200 mV的P-P信号应用;直流耦合。
CLK2交流耦合; CLK2B交流旁路到RF地。
自偏置。
CLK1和CLK2是电相同的;每个可被用作差分或单端输入。
一个50Ω终端,这是-12.5 dBm的。
3
一个50Ω终端,这是+10 dBm的。
版本A |第60页5
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