a
特点
宽带数字中频并行输出
宽带数字中频并行输入
允许芯片级联的附加信道
可编程IF和调制每个通道
可编程插值RAM COEF网络cient过滤器
高速CIC内插滤波器
NCO频率转换
最差杂散超过100 dBc的更好
调整分辨率优于0.02赫兹
实数或复数输出
通道的数字总和
修剪或超范围包裹
二进制补码或偏移二进制输出
独立的3线串行数据输入各通道
微处理器控制
JTAG边界扫描
应用
蜂窝/ PCS基站
微/微微小区基站
WBCDMA
无线本地环路基站
相控阵波束成形天线
四通道， 75 MSPS数字
发射信号处理器（TSP ）
AD6622
功能框图
CH一
SPORT
RCF
CIC
滤波器
CIC
滤波器
CIC
滤波器
CIC
滤波器
军士
18
CH B
SPORT
RCF
军士
CH
SPORT
RCF
军士
合计
18
CH
SPORT
RCF
军士
JTAG
PORT
产品说明
该AD6622包括四个相同的数字发射信号
处理器（ TSP的）完整的同步电路和
级联宽带通道求和。外部digital-
到模拟转换器（DAC ）是完成所有需要的
宽带数字上变频器。片上的调谐器允许相对
相位和频率对每个RF载波是独立地
控制。
每个TSP具有三个级联信号处理元件：一个
RAM可编程COEF网络cient内插滤波器（ RCF ） ，一个
可编程级联积分梳状（ CIC ）插
滤波器和数控振荡器/调谐器（ NCO ） 。
四个的TSP的输出相加，并调整片上。
在多通道宽带发射机，多个AD6622s可能
使用该芯片的级联输出求和阶段相结合。
每个通道提供独立的串行数据输入，可
被直接连接到DSP芯片的串行端口。用户程序
可编程FIR滤池可用于滤波器的线性输入。
所有控制寄存器和COEF网络cient值是通过编程
一个通用的微处理器接口。两个微处理器总线
模式被支持。所有的输入和输出LVCMOS
兼容。所有输出LVCMOS和5 V TTL兼容。
第0版
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯
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否则，在ADI公司的任何专利或专利权。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
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传真： 781 / 326-8703
ADI公司， 2000
AD6622–SPECIFICATIONS
推荐工作条件
参数
VDD
T
环境
TEST
水平
IV
IV
民
2.4
–40
AD6622AS
典型值
3.0
+25
最大
3.3
+70
单位
V
°C
电气特性
参数（条件）
逻辑输入（可承受5V电压）
逻辑兼容性
逻辑“1”的电压
逻辑“0”电压
逻辑“1”的当前
逻辑“0”的当前
输入电容
逻辑输出
逻辑兼容性
逻辑“1”的电压（我
OH
= 0.25 mA）的
逻辑“0”电压（我
OL
= 0.25 mA）的
IDD供电电流
CLK = 60 MHz时， 3.3 V
1
CLK = GSM例
CLK = IS-136实施例
CLK = WBCDMA例
睡眠模式
功耗
CLK = 60 MHz时， 3.3 V
1
CLK = GSM例
CLK = IS-136实施例
CLK = WBCDMA例
睡眠模式
温度
满
满
满
满
满
25°C
满
满
满
满
TEST
水平
民
AD6622AS
典型值
3.0 V CMOS
IV
IV
IV
IV
V
2.0
–0.3
1
1
4
VDD + 0.3
+0.8
10
10
V
V
A
A
pF
最大
单位
IV
IV
IV
V
V
V
IV
IV
V
V
V
IV
VDD - 0.05
VDD - 0.035
0.02
0.05
506
297
2
240
2
209
2
0.1
1.77
0.89
2
0.72
2
0.627
2
0.33
566
1
V
V
mA
mA
mA
mA
mA
W
W
W
W
mW
满
满
0.5
1.87
满
1.65
笔记
1
本规范是指绝对最大供电电流的设备。所述条件包括所有通道活性，最小的插值在两个投阶段
输入数据的最大开关，以及3.3 V最大VDD在实际应用中的功率将减少;查看数据表的热管理部分
对于进一步的细节。
2
GSM插= 120在65 MHz时， 4个通道的活性， IS- 136插= 2560在62.208兆赫， 4个通道的活性。 WBCDMA插= 64 ， 4通道
交错在61.44兆赫。
特定网络阳离子如有更改，恕不另行通知。
–2–
第0版
AD6622
时序特性
1
(C
名字
参数（条件）
CLK时序要求：
t
CLK
CLK周期
CLK宽度低
t
CLKL
t
CLKH
CLK宽高
RESET
时序要求：
t
器RES1
RESET
宽度低
输入宽带数据时序要求：
t
SI
输入CLK建立时间
t
HI
输入CLK保持时间
并行输出开关特性：
t
SO
CLK到输出建立时间
t
HO
CLK到输出保持时间
t
ZO
输出三态时间
同步定时要求：
t
SS
同步到CLK建立时间
t
HS
同步到CLK保持时间
串行端口时序要求：
t
DSCLK
CLK到SCLK延迟
t
DSDFS
SCLK为SDFS延迟
t
SSI
SDI到SCLK建立时间
SDI到SCLK保持时间
t
恒指
t
SCS
串行时钟偏移
微处理器端口， INM模式（ MODE = 0 ）
MODE INM写时序：
t
HWR
WR （R / W）的
到RDY （ DTACK ）保持时间
t
SAM
地址/数据，以
WR （R / W）的
建立时间
地址/数据，以RDY （ DTACK ）保持时间
t
火腿
t
DRDY
WR （R / W）的
到RDY （ DTACK ）延迟
t
加
快
WR （R / W）的
到RDY （ DTACK ）高延迟
t
加
中
WR （R / W）的
到RDY （ DTACK ）高延迟
t
加
慢
WR （R / W）的
到RDY （ DTACK ）高延迟
MODE INM读时序：
地址
RD （ DS ）
建立时间
t
SAM
t
HA
地址，数据保持时间
数据三态延迟
t
ZD
t
DD
RDY （ DTACK ）数据延迟
t
DRDY
RD （ DS ）
到RDY （ DTACK ）延迟
RD （ DS ）
到RDY （ DTACK ）高延迟
t
加
快
t
加
中
RD （ DS ）
到RDY （ DTACK ）高延迟
t
加
慢
RD （ DS ）
到RDY （ DTACK ）高延迟
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
0
0
0
2
×
t
CLK
3
×
t
CLK
4
×
t
CLK
0
0
3.4
2
×
t
CLK
3
×
t
CLK
4
×
t
CLK
10.2
3
×
t
CLK
4
×
t
CLK
5
×
t
CLK
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
负载
= 40 pF的，除非特定网络版所有输出）
温度
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
TEST
水平
IV
IV
IV
IV
IV
IV
IV
IV
V
IV
IV
V
IV
IV
IV
IV
民
13.3
5.5
5.5
30.0
0.5
3.5
12
4.1
5
2.6
1.5
8.5
–1.2
8.5
5.5
7
+2.4
AD6622AS
典型值
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
0.5
×
t
CLK
0.5
×
t
CLK
7
10.5
t
CLK
– 10
10.2
3
×
t
CLK
4
×
t
CLK
5
×
t
CLK
第0版
–3–
AD6622
名字
参数（条件）
温度
TEST
水平
民
AD6622AS
典型值
最大
单位
微处理器端口， MNM模式（ MODE = 1 ）
MODE MNM写时序：
t
HDS
DS （ RD ）
to
DTACK （ RDY ）
保持时间
t
HRW
读/写（WR）向
DTACK （ RDY ）
保持时间
地址/数据为R / W （ WR ）建立时间
t
SAM
t
火腿
地址/数据，以R / W （ WR ）保持时间
t
DDTACK
DS （ RD ）
to
DTACK （ RDY ）
延迟
读/写（WR）向
DTACK （ RDY ）
低延迟
t
加
快
t
加
MEDIUM R / W （ WR ） ，以
DTACK （ RDY ）
低延迟
t
加
慢
读/写（WR）向
DTACK （ RDY ）
低延迟
MODE MNM读时序：
t
SAM
地址
DS （ RD ）
建立时间
地址，数据保持时间
t
HA
数据三态延迟
t
ZD
t
DD
DTACK （ RDY ）
到数据延迟
DS （ RD ）
to
DTACK （ RDY ）
延迟
t
DDTACK
t
加
快
DS （ RD ）
to
DTACK （ RDY ）
低延迟
t
加
中
DS （ RD ）
to
DTACK （ RDY ）
低延迟
t
加
慢
DS （ RD ）
to
DTACK （ RDY ）
低延迟
笔记
1
所有时序特定网络阳离子有效的， 2.4 V至3.3 V的VDD范围
特定网络阳离子如有更改，恕不另行通知。
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
满
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
IV
0
0
0
0
2
×
t
CLK
3
×
t
CLK
4
×
t
CLK
0
0
0
2
×
t
CLK
3
×
t
CLK
4
×
t
CLK
t
CLK
– 10
1
×
t
CLK
3
×
t
CLK
4
×
t
CLK
5
×
t
CLK
1
×
t
CLK
3
×
t
CLK
4
×
t
CLK
5
×
t
CLK
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
CLK
t
CLKL
CLK
t
SI
t
HI
CLK
t
CLKH
IN [ 17 ：0] ，
q对于
t
SO
OUT [ 17 ：0] ，
QOUT
t
HO
t
ZO
OEN
t
ZO
图3.宽带输入时序
CLK
t
SS
t
HS
图1.并行输出开关特性
CLK
t
DSCLK
SCLK
t
DSDFS
SDFS
t
SSI
SDI
数据N
t
恒指
t
DSDFS
CLKN
SYNC
图4.同步定时输入
图2.串行端口的开关特性
–4–
第0版
AD6622
RD
（ DS）的
t
HWR
WR
（R / W）的
CS
t
SAM
A[2:0]
有效的地址
t
SAM
D[7:0]
有效数据
t
火腿
t
火腿
t
DRDY
RDY
（ DTACK ）
t
加
1. t
加
访问时间的长短取决于所访问的地址。访问时间的测量从铁
WR
到RDY的RE 。
2. t
加
FAST需要三CLK周期的最大，并适用于A [ 2 ： 0 ] = 7 ， 6 ， 5 ， 3 ， 2 ， 1
3. t
加
介质需要四CLK周期的最大，并适用于A [ 2 ： 0 ] = 4和0如果访问的是一个控制寄存器
VERSUS一个RAM寄存器。
4. t
加
慢需要五CLK周期的最大，并适用于A [ 2 ： 0 ] = 0当访问RAM寄存器。
图5.微创INM写时序要求
RD
（ DS）的
WR
（R / W）的
CS
t
SAM
A[2:0]
t
ZD
D[7:0]
t
DRDY
RDY
（ DTACK ）
t
加
t
DD
有效数据
有效的地址
t
HA
t
ZD
1. t
加
访问时间的长短取决于所访问的地址。访问时间的测量从铁
WR
到RDY的RE 。
2. t
加
FAST需要三CLK周期的最大，并适用于A [ 2 ： 0 ] = 7 ， 6 ， 5 ， 3 ， 2 ， 1
3. t
加
介质需要四CLK周期的最大，并适用于A [ 2 ： 0 ] = 4和0如果访问的是一个控制寄存器
VERSUS一个RAM寄存器。
4. t
加
慢需要五CLK周期的最大，并适用于A [ 2 ： 0 ] = 0当访问RAM寄存器。
图6. INM微创读时序要求
第0版
–5–
QQ：2881677436 复制
